VHDL语言中模块之间相互调用怎么写？

首先声明要调用的模块，然后再例化这个模块比如：component MUX --声明\x0d\x0aport(\x0d\x0a A:in std_logic\x0d\x0a B:in std_logic\x0d\x0a Y:out std_logic)\x0d\x0aend component然后再例化这个元件u1:MUX port map(A1,B1,Y1)--.这里就相当于调用模块MUXu2:MUX port map(A2,B2,Y2).--再次调用MUX

VHDL的程序包是放在设计库当中的，在引用程序包中的资源之前，首先用“LIBRARY”子句声明程序包所在的设计库：“LIBRARY 设计库名称”，然后用“USE”子句声明所要引用的程序包：“USE 设计库名称.程序包名称.ALL”。

这样就可以在VHDL描述中引用程序包当中的资源了，如类型、常量、元件声明、过程、函数、属性等等。

例如要引用“std_logic”类型，就需要如下子句：

LIBRARY IEEE

USE IEEE.std_logic_1164.ALL

1、如果你是各元件的顶层调用，原理图是不能够转换成VHDL程序的。顶层调用要么用原理图，要么就用VHDL语言或者Verilog语言编写，quartus ii不能把两者相互转换。其实也不需要转换啊，两者是等价的嘛，何必呢~ 2、如果你是单一元件,你在原理图文件中找到该元件的封装图，双击它就能得到该元件的代码了。

---