ise 综合时间好长啊，都将近20分钟了，怎么回事？

这唯亏个倒是很常见，并不一定是出现了什么问题。从个人经验来说，如果你使用了很多IP核的话，仿真时间会骤增，比如乘法器，高速信号处理下还要仿真长时间所花费的时间也会增加 。当然你可以试试用这几个方法改善一下。第一，试着减少你的IP核数量，乎蚂能复用的或者说先复用，逻辑过了再添回去。第二，你的timescale，比如你的时钟周期12.5ns，你可以设定高电平6.5，低电平6，这样你的精度就可以减少一位。第岁山埋三，就是你保存波形后再打开看；第四，那就只能从代码上分析了，是不是逻辑过于复杂，仿真时间长或许是正常现象也不说不定。

1.右键synthesis，在综合选项里将keephierarchy选择YES

，或者选择soft（在综合时保持层次，在实现时有利用困做蚂ISE软件自动进行优化），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。

2.在Constraints

的问题。其实ISE的工程设置有“keep_hierarchy”。在程序里面，也可以通过添加一些语句。如果是Verilog：

Place the Verilog constraint

immediately before the module or instantiation.

Specify the Verilog constraint asfollows:

(* KEEP = “{TRUE|FALSE |SOFT}” *)

假如我们要观察的一个信号cnt：reg[10:0]cnt，那么就按照

文档中的介绍，要保持此信号不汪埋被综合，则：(* KEEP =“TRUE” *)reg[10:0]cnt ，或者(*keep=“true” *)reg[10:0]cnt

这样就可以实现ChipScope的观察而不被优化掉了。类似的VHDL：

Declare the VHDL constraint asfollows:

attribute keep : string

当然，这些都是针对ISE的综合器XST的，胡链如soft只有在XST里才可以使用，其它的综合工具，可以参看相关的文档，这些问题都有专业而又明确的说明。

nifpga烧程序运行慢的话建议采取以下方法解决：

关闭工程后重新打开ISE，将下载电缆重新安装(或进行更换)，必要耐哪时重启电脑早李。

若(1)方案失败，则右击“Processes”窗口中的"GenerateProgrammingFile"，点击“ProcessProperties”左边的"ConfigurationOptions"，找到"UnusedIOBPins"选项，将其修昌睁码改为“float”。

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