驱动说明:多个PLL的时钟合成器(CDCE913/925/937/949)驱动程序。这个驱动程序总是将Y1连接扮蠢到输入时钟,Y2/Y3连接到PLL1,Y4/Y5到PLL2,等等。锁相环的频率设定以 ”先到先得“ 为基础。芯片使用标燃吵准的clk框架满足客户对任何频率输出的请求。此外,该设备可以通过devicetree配置和激活。
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