verilog语言如何仿真？

可以利用软件仿真。

最常用改弯的软件是QUARTUS II，可以从网络上下载破解版。9.0或核租闷者10.0什么型搜的都行。

进入软件后，新建工程project，再建立.v文件，输入你的代码，然后编译，利用软件自带的simulator功能进行仿真，即可。

欢迎追问~

不能。

单纯的Protesu仿真是不够的，因为Proteus库中缺饥袜少FPGA，只能退而求其次，Proteus中孙亮选择古老的MSI进行仿真，同时Diamond中进行Verilog设计，烂凯激ModelSim中做功能仿真。

always @(posedge clk )块里面包含for循环？

verilog跟软件还是有区别的，这么写是无法综合成为硬件实现的。

从毁岩语法上看，当时钟clk上升沿来临备纤时，只要year_s_in>0，就不停的赋值给year_s。纤滚御

死循环了吧？你想在一个时钟内全部计算出来吗？

always @(posedge clk )通常综合出寄存器，而寄存器每个时钟只能赋一次值，多次赋值，最后一次也会覆盖前面的赋值，只能改为多周期实现。

你可以不用for，改成串行输入year_s_in，利用clk上升沿采样，然后判断，每个时钟进行一次计算。

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