FPGA XILINXVerilog HDL溢出了？详见补充问题

直接乘3，即011,3位数敏孙乘以一个13位的数，位宽扩展为16位（系统是这么执行的），高位为符号位，如果你想要15位数据樱宴的话，截位如下，要保留最高位，因为他是符号位：

reg signed [15 : 0] ssignal

reg signed [14 : 0] my_ssignal/脊拿银/

my_ssignal <= {ssignal[15],ssigna[13:0]}。

这样应该是对的。

这明明是VHDL，我VHDL的语法已经很长时间没看了，但是你这个设计的问题到是挺大的。

楼上的代码应该可以，并且他的仿真没有问题，而你的仿真有问题，咐悉那很有可能是你的测试文件的问题。

还有，设计有没有基简罩问题，编译通过不算啥，最好到QUARTUS II里面综合一下，仅仅综合，不包括布局布线时序分析，如果一个警告搏闹都没有，说明你的代码没问题。当然有的警告可以忽略，但大多数警告会影响功能的。

不知道你具体想要干什么，只能简单说下：根据你的设计需求选取一个DA芯片（问老师），每个芯片都有配套的手册，上面写了使用方法，包括输入输出管脚，输入输出瞎团信号的格式，每个管脚磨链橘的外围电路唤拿怎么连，最重要的提供芯片的内部配置（就是配置DA芯片的寄存器）。自己编写硬件描述语言配准DA芯片，FPGA连接DA。

比如我现在用的CH7301是DVI接口的DA芯片，使用VHDL语言，根据IIC总线协议配置 CH7301的工作方式。 还是比较麻烦的。

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