有没有EDA高手帮一下忙，把下面的程序解释一下，要详细些。每一行添加注释。先谢谢了

module contr_1(lod,clk,aq,qa,d) //模块开始

input[7:0] aq //输入单字节aq

input clk //输入时钟信号

output reg[7:0] qa //输出8为寄存器类型

output reg[11:0]d //输出12位寄存器类型

output reg lod //输出寄存器类型

reg [1:0] qc //2为寄存型明器类型qc

initial begin qa='h19d='b001100001100end //初始化 qa、d

always @(negedge clk ) // 时钟下烂虚降沿执行本alway下面的语句

begin if (aq==0) lod=0 //

else lod=1 end //结束本进程

always @(negedge lod ) //LOD下降沿执行本alway下面的语句

begin qc=qc+1 //得到qc的值

case (qc) //执行CASE语句

0 :begin qa='h19d='b001100001100end //qc=0

1 :begin qa='h03d='b010100010100end //饥租燃qc=1

2 :begin qa='h09d='b100001100001end //qc=2

3 :begin qa='h03d='b100010100010end //qc=3

default :qa='h00 其他值

endcase //结束case

end //结束本进程

endmodule //结束模块

eda编程9人表决器程序详解：//本程序用VERILOG HDL语言实现，描述9人表决器。

module biaojueqi(vote,ledr,ledg,dis_out)

input [8:0] vote

reg [6:0] dis_out

integer i,sum//sum表示赞同隐橡的人数

for(i=0i<=8i=i+1)

if(vote[i]) sum<=sum+1

end

always @(sum) //结果由dis_out显示在数码管上

case (sum)

0: dis_out[6:0]<=7'b1111110

1: dis_out[6:0]<=7'b0110000

2: dis_out[6:0]<=7'b1101101

3: dis_out[6:0]<=7'b1111001

4: dis_out[6:0]<=7'b0110011

5: dis_out[6:0]<=7'b1011011

6: dis_out[6:0]<=7'b1011111

7: dis_out[6:0]<=7'b1110000

8: dis_out[6:0]<=7'b1111111

9: dis_out[6:0]<=7'b1111011

endmodule

内容简介

本书从实际应用的角度出发，全面系统地介绍了EDA技术和硬件描述语言VHDL，将VHDL的基础知识、编程技巧、实用方法与实际工程开发技术在EDA软件设计平台上很好地结合起来，使读者能够通过灶顷旁本书的学习迅速了解并掌握乎困EDA技术的基本理论和工程开发实用技术。

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（  2  ）  工程离线模式 ： 这个也是要联网的，在这个模式下，可以使用官方提供的元件库封装，但工程保存在本地

（ 3 ）完全离线模式 ：不需要联网

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