FPGA Basys3管脚约束

在Vivado中，主要通过对xdc文件的写入与修改来完成对管脚的约束。设定管脚约束的语法为：set_property PACKAGE_PIN "引脚编号肆尘碧" [getports "端口名称"]

如图中编码器裂举的管脚兄知约束为：

set_property PAKAGE_PIN "V16" [getports {D[0]}]

set_property PAKAGE_PIN "W16" [getports {D[1]}]

set_property PAKAGE_PIN "V17" [getports {D[2]}]

set_property PAKAGE_PIN "W15" [getports {D[3]}]

set_property PAKAGE_PIN "E19" [getports {Q[0]}]

set_property PAKAGE_PIN "U19" [getports {Q[1]}]

我这里有光板，FPGA芯片是EP2C5Q208或者EP2C8E208。外围器件芦胡启团及接口如下：

1、RS232接口X2；

2、数码管X8；

3、按键X4；

4、LEDX5；

5、eeprom；

6、温度传感器；

7、12X6字符型液晶接口；

8、12864液晶接口；

9、io接口X34。

建议你自己做一个FPGA开发板，10*10两层的pcb打样淘宝价100元10片。可以充分利用自陪旁拦己手头的元器件。

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