1、启瞎可以在RTL里面查看
2、只要正常全局编译通过,就可以配置到FPGA中
3、VERILOG中有很多不可综合的语句是用来仿真的,部分可综合语句,由于设计者使用原因,也有可能不被综合。有肢盯些语句悄饥空也有可能被编译器优化了,没被综合。
从事音频设备开发好多年——VX:xuquanfugui-2020
欢迎分享,转载请注明来源:内存溢出
1、启瞎可以在RTL里面查看
2、只要正常全局编译通过,就可以配置到FPGA中
3、VERILOG中有很多不可综合的语句是用来仿真的,部分可综合语句,由于设计者使用原因,也有可能不被综合。有肢盯些语句悄饥空也有可能被编译器优化了,没被综合。
从事音频设备开发好多年——VX:xuquanfugui-2020
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