如何用verilog实现一个开关控制LED灯。

module leds(

input button,

input clk,

output reg ctrl[2:0]

)

reg button_dly

wire button_vld

always@(posedge clk)

button_dly <缺做歼= button

assign button_vld = button &~button_dly

always@(posedge clk)

if(button_vld )

case (ctrl)

3'b001:ctrl<=3'b010

3'b010:ctrl<=3'伏冲b100

3'b100:ctrl<胡启=3'b001

default:ctrl<=3'b001

endcase

endmodule

可以看桐悄看verilog语法书，具体代码如下：

always @ （posedge clk）

begin

if（SW）//SW是一个开关，分配一个开关引脚

light<=1//输出高电平，灯点亮

else

light<=0输出低电平，灯灭

end

这是一个非常简单的程序，如果你看过一边语法书后咐橡这样的都不会写，那你可局简渣以不要做fpga了。

按键低电悔银平有效，led灯低电平时亮。按键按下亮，松开灭。程序较简单，为组合逻辑电路，没有按键防抖扰前烂功缓漏能。

module

led(led,key)

input

key

output

led

reg

led_out

always@(key)

if(!key)

led_out=1'b0

else

led_out=1'b1

assign

led=led_...

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