FPGA 程序,每次编译，下载到板子中，现象不一样？怎么解决啊

编译后早漏早有报错吗？比如时序不过关等等

另外，如搜行果是xilinx的fpga，你可以用chipscope，如果是altera的fpga，用signaltap。观察在板子里的各种信号，可以陆雀定位你的问题，估计还是你的程序设计有bug

SourceServer:消碰销息的第一个源服务器，可以用this表示当前笑隐游服务器。

SourceApplication:发现消息的应用程携棚序。

DestinationServer:消息的最终目标服务器，可以用this表示当前服务器。

DestinationApplication:接收消息的应用程序。

由于算法是随机的，因此一般来说，是不确定的。

当然，如果你使用了反标注，或者分区设计之类的用法，只要你的程序不发生改变，那么它可以保留你上次编译的结果不变，即使野裂再编译颂旅闭也不会发生改变。

我指的程序不变，是不要进行任何修改，你说的语句顺序调换了，那么也被认为是程序发生改变，镇歼自然编译结果也可能不同。

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