求一个fpga高速信号采集设计方案

其实基于FPGA的高速信号采集几乎都是相同的设计原理。就是先ADC采样信号，将模拟信号转换为数字信号，然后交由FPGA。而此时的FPGA需要写3个IP模块：

IP核1、控制ADC自动高速转换的状态机。其作用是实现高速100M的信号采样，就是一个循环的时序控制，让ADC转换一次完成之后由FPGA读出数据并将数据交由第二个IP核（FIFO缓存控制IP），然后立刻读取第二次数据。但是需要注意ADC芯片的选择，宏蠢器转换速率必须要高于100MHZ。

IP核2、FIFO缓存控制核：如果说想要实现采集数据的高可靠性和稳定性的话，FIFO一般来说是必须存在的。FIFO的IP核判断ADC一次采样是否结束，如果结束，将数据存在FIFO的缓存区1。然后在第二次采样的时候让IP核3将缓存区1的数旦绝碧据读走然后清空缓存区1的数据，并同时将第二次读到的采样数据存进缓存区2，然后又将第二次读的数据让IP核3从缓存区2读走，同时ADC采样并存数据到缓存区1。（也就是说，FIFO分为两个缓存区，总是一个用来存储ADC转换后的数据，另一个用来让后面的功能模块读出上一次采样到的数据。两个是同时的。缓存区1和缓存区2交替工作。）

IP核3：处理数字信号的功能模块。你说到了你的任务是ADC转换这一块，所以IP核3你只需要交替读出FIFO两个缓存区的数据就OK。

回答你的补充问题：

1.低速是不是不需要FIFO模块？

答：FIFO其实无论是高速还是低速都可以省掉，只是为了系统的稳定性和采样速率的稳定性、采集数据的高可靠性所以次啊加的FIFO缓存器。

2.高速信号PCB布线应注意什么？

答：

1.电源滤波一定要做好，否则有纹波。

2.正电源(VCC)的所有线路最好用两根地线（GND）将它夹在中间，（如果整个板子都铺铜，这个可以不考虑）。

3.双面板需要将正反两面的走线方向垂直，可以减小EMC。

4.模拟电源和数字电源分开，地也一样。整个板子上的数字电源和模拟电源用两个个0欧电阻连接。（1个电源正，一个地模举）

5.最好铺铜。

FPGA内部性能可以跑得很高，500M以上。数据经过告诉AD出来，可芹禅以LVDS或者蔽铅直接SERDES进入FPGA，在FPGA内部做串并转换或者其他DSP处理，再经过SERDES或者LVDS送出去。FPGA的特点比如IO兼容性强，内部高性能，内部集成DSP，内部集成CPU和大的数据吞吐量都非常适合高速数据采集。事实宏首好上再雷达、电子对抗、太空应用等场合也的确是这么应用的。

DSP的强大之处在于浮点数处理，算法，而数据采集需要各种时序，高扒镇速的数据采集，DSP更做不了，而FPGA很适合干这个事，所以需要用FPGA采春顷粗集，再按照DSP要求的时序，将乎孙数据送给DSP

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