如果用非标的uart自己编写一个就是了,很简单的,当然接收和发送桥坦都要非标uart
如果还用标准串口, 32位晌知数据按照字宴消消节顺序发四次不就成了,当然要用报文方式组织存储,这不是什么问题啊
//本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控
//制器,10个bit是1位起始位,8个数据位,1个结束
//位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA"
//字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六改脊进制
//数据,FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板
module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit)
input clk,rst
input rxd//串行数据接收端
input key_input//按键输入
output[7:0] en
output[7:0] seg_data
reg[7:0] seg_data
output txd//串行数据发送端
output lowbit
////////////////////inner reg////////////////////
reg[15:0] div_reg//分频计数器,分频值由波特率决定。分频后得到频率8倍波特率的时钟
reg[2:0] div8_tras_reg//该寄存器的计数值对应发送时当前位于的时隙数
reg[2:0] div8_rec_reg//该寄存器的计数值对应接收时当前位于的时隙数
reg[3:0] state_tras//发送状态寄存器
reg[3:0] state_rec//接受状态寄存器
reg clkbaud_tras//以波特率为频率的发送使能信号
reg clkbaud_rec//以波特率为频率的接受使能信号
reg clkbaud8x//以8倍波特率为频率的时钟,它的作用是将发送或接受一个bit的时钟周期分为8个时隙
reg recstart//开始发送标志
reg recstart_tmp
reg trasstart//开始接受标志
reg rxd_reg1//接收寄存器1
reg rxd_reg2//接收寄存器2,因为接收数据为异步信号,故用两级缓存
reg txd_reg//发送寄存器
reg[7:0] rxd_buf//接受数据缓存
reg[7:0] txd_buf//发送数据缓存
reg[2:0] send_state//每次按键给PC发送"Welcome"字符串,这是发送状态寄存器
reg[19:0] cnt_delay//延时去抖计数器
reg start_delaycnt//开始延时计数标志
reg key_entry1,key_entry2//确定有键按下标志
///////////////////////////////////////////兆羡/////
parameter div_par=16'h145//分频参数,其值由对应的波特率计算而得,按此参数分频的时钟频率是波倍特率的8
//倍,此处值对应9600的波特率,即分频出的时钟频率是9600*8 (CLK 50M)
//核猜渗//////////////////////////////////////////////
assign txd=txd_reg
assign lowbit=0
assign en=0//7段数码管使能信号赋值
always@(posedge clk )
begin
if(!rst) begin
cnt_delay<=0
start_delaycnt<=0
end
else if(start_delaycnt) begin
if(cnt_delay!=20'd800000) begin
cnt_delay<=cnt_delay+1
end
else begin
cnt_delay<=0
start_delaycnt<=0
end
end
else begin
if(!key_input&&cnt_delay==0)
start_delaycnt<=1
end
end
always@(posedge clk)
begin
if(!rst)
key_entry1<=0
else begin
if(key_entry2)
key_entry1<=0
else if(cnt_delay==20'd800000) begin
if(!key_input)
key_entry1<=1
end
end
end
always@(posedge clk )
begin
if(!rst)
div_reg<=0
else begin
if(div_reg==div_par-1)
div_reg<=0
else
div_reg<=div_reg+1
end
end
always@(posedge clk)//分频得到8倍波特率的时钟
begin
if(!rst)
clkbaud8x<=0
else if(div_reg==div_par-1)
clkbaud8x<=~clkbaud8x
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_rec_reg<=0
else if(recstart)//接收开始标志
div8_rec_reg<=div8_rec_reg+1//接收开始后,时隙数在8倍波特率的时钟下加1循环
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_tras_reg<=0
else if(trasstart)
div8_tras_reg<=div8_tras_reg+1//发送开始后,时隙数在8倍波特率的时钟下加1循环
end
always@(div8_rec_reg)
begin
if(div8_rec_reg==7)
clkbaud_rec=1//在第7个时隙,接收使能信号有效,将数据打入
else
clkbaud_rec=0
end
always@(div8_tras_reg)
begin
if(div8_tras_reg==7)
clkbaud_tras=1//在第7个时隙,发送使能信号有效,将数据发出
else
clkbaud_tras=0
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst) begin
txd_reg<=1
trasstart<=0
txd_buf<=0
state_tras<=0
send_state<=0
key_entry2<=0
end
else begin
if(!key_entry2) begin
if(key_entry1) begin
key_entry2<=1
txd_buf<=8'd50//"2"
end
end
else begin
case(state_tras)
4'b0000: begin //发送起始位
if(!trasstart&&send_state<7)
trasstart<=1
else if(send_state<7) begin
if(clkbaud_tras) begin
txd_reg<=0
state_tras<=state_tras+1
end
end
else begin
key_entry2<=0
state_tras<=0
end
end
4'b0001: begin //发送第1位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0010: begin //发送第2位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0011: begin //发送第3位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0100: begin //发送第4位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0101: begin //发送第5位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0110: begin //发送第6位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0111: begin //发送第7位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b1000: begin //发送第8位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b1001: begin //发送停止位
if(clkbaud_tras) begin
txd_reg<=1
txd_buf<=8'h55
state_tras<=state_tras+1
end
end
4'b1111:begin
if(clkbaud_tras) begin
state_tras<=state_tras+1
send_state<=send_state+1
trasstart<=0
case(send_state)
3'b000:
txd_buf<=8'd49//"1"
3'b001:
txd_buf<=8'd32//" "
3'b010:
txd_buf<=8'd69//"E"
3'b011:
txd_buf<=8'd68//"D"
3'b100:
txd_buf<=8'd65//"A"
3'b101:
txd_buf<=8'd10//"e"
default:
txd_buf<=0
endcase
end
end
default: begin
if(clkbaud_tras) begin
state_tras<=state_tras+1
trasstart<=1
end
end
endcase
end
end
end
always@(posedge clkbaud8x or negedge rst)//接受PC机的数据
begin
if(!rst) begin
rxd_reg1<=0
rxd_reg2<=0
rxd_buf<=0
state_rec<=0
recstart<=0
recstart_tmp<=0
end
else begin
rxd_reg1<=rxd
rxd_reg2<=rxd_reg1
if(state_rec==0) begin
if(recstart_tmp==1) begin
recstart<=1
recstart_tmp<=0
state_rec<=state_rec+1
end
else if(!rxd_reg1&&rxd_reg2) //检测到起始位的下降沿,进入接受状态
recstart_tmp<=1
end
else if(state_rec>=1&&state_rec<=8) begin
if(clkbaud_rec) begin
rxd_buf[7]<=rxd_reg2
rxd_buf[6:0]<=rxd_buf[7:1]
state_rec<=state_rec+1
end
end
else if(state_rec==9) begin
if(clkbaud_rec) begin
state_rec<=0
recstart<=0
end
end
end
end
always@(rxd_buf) //将接受的数据用数码管显示出来
begin
case (rxd_buf)
8'h30:
seg_data=8'b11000000
8'h31:
seg_data=8'b11111001
8'h32:
seg_data=8'b10100100
8'h33:
seg_data=8'b10110000
8'h34:
seg_data=8'b10011001
8'h35:
seg_data=8'b10010011
8'h36:
seg_data=8'b10000010
8'h37:
seg_data=8'b11111000
8'h38:
seg_data=8'b10000000
8'h39:
seg_data=8'b10010000
8'h41:
seg_data=8'b00010001
8'h42:
seg_data=8'b11000001
8'h43:
seg_data=8'b0110_0011
8'h44:
seg_data=8'b1000_0101
8'h45:
seg_data=8'b0110_0001
8'h46:
seg_data=8'b0111_0001
default:
seg_data=8'b1111_1111
endcase
end
endmodule
我哪橡把我以前编写的代码给你,我当时是实现的9600波特率,一位起始位,传送一个字节数据。你在电路里进行简单的连接后,就可以连续发送很多帧了。module send(in_num,start,clk,out_num,finish)
//实现以start高电平为开始信号的FPGA到PC的数据传输,波特率9600(每发送一字节进行同步)
input [7:0] in_num
input start //控制数衡洞据发送开始
input clk
output out_num
output finish
reg out_num
reg finish
reg [3:0] state
reg [20:0] tempreg [8:0] temp1reg [8:0] temp2reg [8:0] temp3reg [8:0] temp4reg [8:0] temp5reg [8:0] temp6reg [8:0] temp7reg [8:0] temp8reg [8:0] temp9
always @(posedge clk)
begin
case(state) //通过状态跳转实现协议中的电平信号传输,并行变串行
0:
begin
out_num<=1
finish<=0
temp<=0
if(start==1) //考咐缓枯虑到模块最终在系统中所处位置,采用电平触发方式,只需调整控制信号长度即可
state<=1
else
state<=0
end
1:
begin
out_num<=0 //起始位
temp1<=temp1+1
if(temp1==15) //clk信号每16个周期发送一位数据,temp变量用于计数,下同
begin
state<=2
temp1<=0
end
else
state<=1
end
2:
begin
out_num<=in_num[0] //并行变串行,最低位,下同
temp2<=temp2+1
if(temp2==15)
begin
state<=3
temp2<=0
end
else
state<=2
end
3:
begin
out_num<=in_num[1]
temp3<=temp3+1
if(temp3==15)
begin
state<=4
temp3<=0
end
else
state<=3
end
4:
begin
out_num<=in_num[2]
temp4<=temp4+1
if(temp4==15)
begin
state<=5
temp4<=0
end
else
state<=4
end
5:
begin
out_num<=in_num[3]
temp5<=temp5+1
if(temp5==15)
begin
state<=6
temp5<=0
end
else
state<=5
end
6:
begin
out_num<=in_num[4]
temp6<=temp6+1
if(temp6==15)
begin
state<=7
temp6<=0
end
else
state<=6
end
7:
begin
out_num<=in_num[5]
temp7<=temp7+1
if(temp7==15)
begin
state<=8
temp7<=0
end
else
state<=7
end
8:
begin
out_num<=in_num[6]
temp8<=temp8+1
if(temp8==15)
begin
state<=9
temp8<=0
end
else
state<=8
end
9:
begin
out_num<=in_num[7]
temp9<=temp9+1
if(temp9==15)
begin
state<=10
temp9<=0
end
else
state<=9
end
10:
begin
finish<=1
temp<=temp+1
out_num<=1
if(temp>=50) //控制状态时间长度,便于接口衔接
state<=0
else
state<=10
end
endcase
end
endmodule
欢迎分享,转载请注明来源:内存溢出
评论列表(0条)