FPGA 怎么输出方波时钟

解决方案1：

用Quartus的testbench芯片都有固定的几个脚接时钟输入空蠢的，只能用作软件调试。

产生激励信号测试其他的模块。一般块开发板上晶振输入行郑接脚是固定的，属于测

试程序，Location的下拉菜单里会看到有Dedicated Clock，在Pin

Assignment的时候，说明引脚可以接时钟输入.

解决方案2：

module sdata

reg data,strobe

initial

begin

data = 0

strobe = 0

#10 data = 1

#10 data = 0

#10 data = 1

strobe = 1

#12 strobe = 0

end

endmodule

解决方案3：

把测试的模块例化在testbench模块里，

module test

reg data,strobe

sdata DUT(data,strobe)

initial

begin

data = 0

strobe = 0

#10 data = 1

#10 data = 0

#10 data = 1

strobe = 1

#12 strobe = 0

end

endmodule

解决方案4：

FPGA一般时钟信号都是由外接的有缘晶振提供的，通过FPGA的某个IO口输入

解决方案5：

FPGA的时钟来自开档亏颂发板的晶振，仿真的时候都是方波，晶振输出的是正弦波，可以当方波用，自动就当方波处理了。

你可以定义 wire out_clkassign out_clk=clk；还有一个比较咐差重要的问题，你这个模块没有输入时钟，你那个clk<=~clk是运行不了的，你需要定义一个input的输入时钟，如果仿亏简旁真时 需要写 ：#时间 clk<=~clk并且在initial 定义clk=0；或者销橡clk=1；的初值。

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