忙用VERILOG语言设计一个程序！

module bijiaoqi(out,a,b,c,clk)

output reg[7:0] out

input[7:0] a,b,c//去掉了i，并将i设值为7位寄存器，用来计数clk次数，将i作为输入是不能赋值的

input clk

reg[6:0] i=0

always @(posedge clk)

begin

if(i<13)

begin

out<=0

i<=i+1

end

else if(13<i<26)//将12改成了13，按文字要求

begin

out<=(a>b)?a:0

i<=i+1

end

else if(27<i<57)//改了此处数据陆裤

begin

if(b>c) out<=(a>b)?a:0

else out<=(a>c)?a:0

i<=i+1

end

else if(57<i<77)//改了此处数据

begin

out<=(a>c)?a:0

end

end

endmodule

改了辩悉厅源携隐程序中几个地方，需要注意这个程序当i计数到57以后不会再增加

这就是誉老亩把ABC三个电台的启动信号变为输入，XY的启动信号为输出，列出真值表就行了吧。庆森

真值含皮表为：

a

b

c

x

y

0

0

0

0

0

0

0

1

0

1

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

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