fpga verilog求助

这明明是VHDL，我VHDL的语法已经很长时间没看了，但是你这个设计的问题到是挺大的。

楼上的代码应该可以，并且他的仿真没有问题，而你的仿真有问题，咐悉那很有可能是你的测试文件的问题。

还有，设计有没有基简罩问题，编译通过不算啥，最好到QUARTUS II里面综合一下，仅仅综合，不包括布局布线时序分析，如果一个警告搏闹都没有，说明你的代码没问题。当然有的警告可以忽略，但大多数警告会影响功能的。

大哥你分都没，还求什么州拍逗代码。。。。我好心给你提示下，你自己去编吧，你的设贺弯计需要很多册卖状态状态标志，比如计数标志、抢答合理标志、封锁标志等等，好啦，我觉得你可以自己去设计了

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