ise如何自动生成测试文件

有两种方法：

（1）点击左边Sources栏中搭弯液的顶层文件，然后点击右键选择verilog Test Fixture或者VHDL Test Bench，然后在右边为你的文件起一个名字，点NEXT；然后后面就是根据你所需要的来设置了；（2）点击左边Sources栏中的顶层文件，然后点击右键选择Test Bench Waveform ，这个文件是需要象写verilog或者VHDL语言一样，写清楚输入信号所需要的条件，文件写好之后，返回Sources栏，在Sources for的选项中选择第二项Behavioral Simulation，然后点击你刚才写的文件，在process一栏闹扒分别点击Bahavioral Check Syntax和Simulate Behavioral Model，就出现你要的波形了。

祝你成功！知物

verilog描述的是败扒硬件电路。所以initial语句只能用在仿真时测试平台testbench中。可以使用状态机来描述你说的功能。慧御

初学者两天可以搞定，具体步骤如下：

1.根据功能画出状态转换图

2.参考状态机写法，将你的图用verilog实现

3.按要求编写仿真察碧昌平台testbench

4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真

5.仿真通过，设计完成。

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