用verilog程序设计一个具有异步清零功能的24进制计数器

module counter_24 ( input clk, input rst, input cnt_in ,output reg cnt_out )

reg [4:0] cnt

always @ (posedge clk or posedge rst_n) begin

if (rst) cnt <= 5'b0

else if (~cnt_in) cnt <= cnt

else if (cnt == 5'b10110) cnt <= 5'b0

else cnt <= cnt + 1'b1

end

always @ (posedge clk or posedge rst) begin

if (rst) cnt_out <= 1'b0

else if (cnt_in &&cnt == 5'b10110) cnt_out <= 1'b1

else cnt_out <= 1'b0

end

endmodule

input add//为1时加 *** 作

input dec//为1时减 *** 作

output [5:0] counter

reg [5:0] counter

always @(add and dec) begin

if(add &&!dec) begin

if(counter == 6'd38) begin

counter <= 6'd0

扩展资料：

有一种记数系统便是24进制的，其中1~24有专门的符号来表示，大于24的数便可以像24进制那样写成多位数，如tokaputokapuŋgayepoko代表24进制中的茄粗启P0（552）。malapu talusupuŋga talu代表24进制中的凳乎H2G（9856）。

为了避免混淆1和I，0和O，故跳过字母I、O，18~~23分别计作J、K、L、M、N、P。比如：16计作G、22计作N。

等于或大于24的数字计作：24→10、25→11、26→12??25→11中标粗体的1代表24。同一个数字在不颤如同的位置代表的值是不一样的。

参考资料来源：百度百科-二十四进制

1、编译简茄，通过后，添加波形文件，如下图所示。

2、保存，点击波形仿真按钮，开始波形仿真，如下图所示。

3、仿真成功，结果如下图所示仔核。

4、波形仿真情况1：使能en及m=1时模23计数仿真结果如下图。

5、波形仿真情况2：循环及m=0时模119计数仿真结果如下图。

5、波形仿真情况3：m跳变及复位清零念咐掘仿真结果如下图。

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