如何用modelsim仿真包含quartus IP核的工程

但是这里的functional是基于门级网表的功能仿真，并不是hdl级的功能仿真。
首先需要将bdf原理图文件转换为verilog
hdl等第三方eda工具所支持的标准描述文件。在quartus下，保持bdf为活动窗口状态，运行[file]/[create/update]/[create
hdl
design
file
for
current
file]命令，在d出窗口选择文件类型为verilog
hdl，即可输出v顶层文件。
altera的基本宏功能的功能（行为）仿真模型在quartus工具安装目录下的"eda\sim_lib"目录中：
verilog
hdl语言的仿真库文件为220modelv和altera_mfv;
vhdl语言的仿真库文件为220packvhd、220modelvhd、altera_mfvhd和altera_mf_componentsvhd。
仿真时把相关库文件加到工程中去就行了。

确切的说，不仅仅这里是收费的，就连上面的很多IP也是收费的，比如：PCI的IP核。使用的俊龙的破解是个最基本版的破解，license文件就没几行，很多的IP还是不能用的，如果使用，就得掏钱买了，找代理买，比如，俊龙，艾睿等

Altera提供的方案为：封装成qxp文件 ，具体步骤如下：
1需要创建一个Quartus II 顶层设计项目 并且确保该项目目标器件与该qxp文件目标器件相同(或者说至少相同器件系列(在不包括布局布线信息前提下)
2使用提供的端口信息实例这个设计模块;
3在Porcessing Menu 上, 点击Start/Perform Analysis & Elaboration , 验证该设计的层次
4为这个设计模块实例创建一个design partition Right-click the instance name in the Project Navigator, and choose Set as design partition
5导入这个qxp文件到相关的partition hierarchy 如果你使用the Quartus II GUI, 则在Project menu,选择
Import Design Partition,select the partition for the design block, and browse to the qxp file provided

这个可以通过生成网表文件(netlist)来实现，如果要包含布局布线信息，那一定要用quartus的设计分区（design partition）和逻辑锁定（logiclock）两个功能实现，可以看一下altera网站上的增量编译课程学习一下（免费的，随时都可以看）。

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