allegro 走线至特定区域后线宽不一致

allegro走线至特定区域后线宽不一致布线设置异常。重新设置即可。关闭电源和地网络的飞线开启特定NET飞线元器件快速对齐（待完善）
allegro布线完成后如何修改线宽，Allegro批量复制Via并保持net属性针对win10系统叠层和IdentifyDCNets窗口d不出来解决方法，元件高度的设定与测量

框住要修改的所有TEXT可以批量修改allegro 160: setup->design->parameter->text->setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小 改变字体大小lass->ref des->new sub class->silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom--------------------------------------------------------------------在建封装的时候可以设定

1、鼠标设定：在Allegro视窗 layout时，每执行一个指令例：Add connect, Show element等鼠标会跳到option窗口，这样对layout造成不便。
控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。
2、Allegro布局基本知识
a、摆放的方法：Edit –> move或mirror或rotate
b、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。
c、各层颜色设置：top –> 粉色；bottom –> 蓝色
3、查看线宽
Display----Element（右边Find里面只勾选Cline Segs），然后点击走线，在d出的信息里面可以看到 width 信息。
4、查看线长
Display----Element（右边Find里面只勾选Cline），然后点击走线，在d出的信息里面可以看到 CLINE length 信息。
5、Hilight时的两种不同的显示方式（实线和虚线）
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。
6、显示过孔焊盘轮廓
Setup->DesignParameters点击Display栏，选中右边的Display planted holes。
7、当我们要RENAME背面元件时不成功
选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename一次。
8、定义某部分区域不能有测试点
在ManuFATuring/no_probe_bottom这层加上一块SHAPE则可当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示为：Pin out of bounds。
9、CRTL键在Allegro中的使用。
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。
10、 Allegro 如何关闭铺铜（覆铜）shape的显示
Allegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在d出的 “User Preferences Editor” 用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能。
11、更新封装
封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。
注意勾选 update symbol padstacks、Ignore FIXED property。
12、约束规则的设置概要
a）约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
b）主要用spacing rule set 和 physical rule set
13、如何保护自己的Project。
Allegro142中Allegro Design Expert之Editor File>Properties选择Password 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。

1、更改某一层的颜色

       菜单display--color/visible--在下方选中颜色，点击相应的层--apply确认更改

2、飞线的设置

     1）简化电源和地线显示

      菜单edit--properties--右侧find面板
                 选中电源和地线
对ratsnest_schedule进行设置
          2）显示和隐藏飞线
3、显示高亮的设置

display--color/visible
4、高亮其中某一网络（注：右侧find面板中的NET一定要选中，否则无法实现高亮 *** 作）

display--highlight--选择网络--网络高亮显示（setup--userpreference如下图设置高亮实线显示）
注：以不同颜色高亮显示不同网络用于电源层分割（display--highlight--右侧find面板只选中net选项--右侧option面板中选择颜色--工作区选择网络即可其他网络同理设置）

5、将DRC实时检查以填充的方式显示

        setup--userpreference 

更改DRC检查图标的大小（setup--design parameter）
6、布线时尽量把栅格点设置的小些，方便走线

7、对BGA封装进行扇出

菜单栏route--create finout--右侧find面板只选中comps属性--选择左侧工作区需要扇出的元件（注：电源线可能因为线宽约束无法正常扇出，在约束管理器中将其约束暂时关闭扇出即可，扇出后恢复电源约束设置）

8、单个布线方式

      1）对单个网络进行布线  菜单栏route--connect

  2)走线时添加过孔（注意option面板的参数设置）

            （1）在走线时双击添加过孔

            （2）在走线时右击add via添加过孔

3）走线时的右击出现的相关命令

                             在过孔走线时进行层切换    右击--swap layer

9、总线即组的方式走线

1）route--connect --工作区鼠标拖选目标线组--连线

2）route--connect--工作区右键--temp group--点击选择目标线组--右击done--连线

3）设置走线间的间距   右击--route spacing

4）更改控制线  右击--change control trace

5）对组的其中一个走线进行单独走线  右击--single Trace  mode(如：某一根走线遇到障碍物)

内层不会有丝印之类的线条（字符，丝印0线宽做不出来，或者做出来看不清楚），顶多就是板框0线宽有点影响，但是问题不大，厂家会依据你表层的板框来做的。
希望能帮助到你，希望被采纳！

顾名思义，就是设置某一指定区域内的走线规则。完成区域规则设置分为两步，第一步：设置规则；第二步：指定区域。
下面以区域内线宽为12mil为例子进行解释：
一、设置规则
(1)、用allegro pcb design 打开pcb项目，Setup->Constraints->Constarint Manager->Physical->Region->All layers
(2)、Objects->Create->Region,输入要设置的区域规则的名称，写入规则。
二、指定区域
Add->Rectangle；
点击右边的Options，Active class and Subclass中选择Constarint region；
Assgion to region 中选择刚才新建的区域规则的名称；
然后再pcb面板中进行拖拽，就可以进行区域规则的设置了。

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