verilog三段式状态机中的问题，第三个always

第三个always这样写没错，但是case的敏感变量是current_state,不是next_state.不知道你看的什么书，但我还是推荐你看下《Verilog HDL程序设计与实践》，里面关于状态机讲的十分清楚！

你 所谓的并行，是不是说将一串8位二进制码，如上图中x输入转换为并行

然后判断输入x是否等于预置值1010_1101？

还是题目中键4、3 并行输入信号•键 1、2 预置数据

每次并行检测2位，比如判断x输入两位是否等于10，后两位等于10，再两位等于11，最后两位等于01？

如果是这样，可以将x串行输入，进行个串并转换，例如用一个寄存器reg1[1:0]保存其值。

always @ (posedge clk or negedge rst)

if(!rst)

reg1 <= 2'h0

else

reg1 <= {x, reg1[1]}

然后对比reg1值是否等于预置值。

仅供参考，谢谢

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