怎样用Verilog实现4选1数据选择器

4选1数据选择器使用两位地址码A1A2产生4个地址信号，由A1A2等于“00”、“01”“10”“11”来选择输出。输入信号：4个数据源d0、d1、d2、d3。两位地址码a[1..0]；使能端g。输出信号：输出选择则端y。

真值表如下：

程序代码：

module  mux4（y，d0，d1，d2，d3，g，a）；

output y；

input d0，d1，d2，d3；

input g；

input [1:0] a；

wire notal，nota0，x1，和档x2，x3，x4；

not（notal，a[1]）；

（notal，a[0]）；

and （x1，d0，notal，nota0）；

（x2，d1，notal，nota[0]）；

（x3，d2，a[1]，nota0）；

（x4，d3，a[1]，nota[0]）；

or （y1，x1，x2，x3，x4）；

and （y，y1，g）；

endmodule

扩展资料

语言要素：

Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。

这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被坦猜许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。

不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过唤信乱程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。

参考资料来源：《基于Quartus II 的数字系统VerilogHDL 设计实例详解》 周润景 苏良碧 编著

电子工业出版社  第5章 组合逻辑电路设计范例  5.3 数据选择器

参考资料来源：百度百科--数据选择器

参考资料来源：百度百科--Verilog HDL

1、首先，打闹带开Quartus II 应用程序，并选择创建新工程按钮。

2、这一液袜芦步骤不需要修改任何参数，直接下一步即可。

3、修改保存路径以及工程名称。工程名称不能任意的命名，要和程序当中的实体名保持一致。

4、然后选中加进去的文件名，点击好岁下一步即可。

5、这一步需要我们选择器件，在Family框中选择系列，或者具体选择一个器件。

6、到了这工程就建好了，直接点击完成按钮就是了。

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