XC3S500E怎样用ISE调用ip核程序实现锁相环PLL功能

首先，在ISE14.4中新建一个工程。

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点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

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起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

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出现如下对话框，不用修改，点击finish。

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在左上角Hierarchy 方框内，如下图所示。

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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

出现如下对话框，直接next。

之后，出现如下对话框，也不用修改，直接点击finish。

如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

如下图所示，红色方框内，为要填写的内容。

保存后，左上角Hierarchy处，变成仔此如如下图所示，扒弊鼠标右击pll_test1.v文件。

右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

出现如下图所示，在标红的部分，修改为所输念启入的时钟（本例为50），别处不用修改，点击next。

然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

在镇慎纯ISE中打开以前做的一个工御咐程时，总是不停地提示

INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the selected IP Block_Memory_Generator v3.1 to a more recent version.

老版本是ISE11.1中生成的，现在用12.4了，推荐更新IP核。于是摸索了一下，找到了下面的步骤：

1. 在导航窗口中选择IP核生孝敬成的文件

2. 在core generator中双击manager core，如图所示

3. 点击出现的xilinx core generator窗口中，Actions下面的Update and regenerate……那一项即可，然后会出现提示：

Welcome to Xilinx CORE Generator.

Help system initialized.

哎呀，楼主不好意思，只记得一个大致的流程了。

首先在开始->程序中找到XILINX那个，然后唤胡应该是tools，里面有一个仿真库编译的程序，打开它，设置好你用的仿真软件，选择好要编译的库（有很多流程的，建议一次性少编几个）记得把moselsim文件夹下一个.ini文件设置为可写（或者干脆把整悄链罩个文件夹的只读属性去掉）。然后等程序跑完吧。启闹正常的流程就是这个，个中细节……手边没有环境没法做一遍。不好意思了

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