2021武汉纺织大学数字逻辑educoder课程设计＜运动码表系统设计＞自动生成电路总结

2021武汉纺织大学数字逻辑educoder课程设计＜运动码表系统设计＞自动生成电路总结

目录

一 .(实训简介)

二.(项目内容介绍)

 

三.(内容实践)

第4关：无符号比较器设计（4位）

 第8关：BCD计数器状态机设计

第13关：码表控制器状态机设计

第14关：码表控制器输出函数设计

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一 .(实训简介)

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本实训将提供一个完整的数字逻辑实验包，从Logisim新手实验，到真值表方式构建7段数码管驱动电路，逻辑表达式方式构建四位比较器，多路选择器，利用同步时序逻辑构建BCD计数器，最终集成实现为运动码表系统，实验由简到难，层次递进，从器件到部件，从部件到系统，帮助同学们了解数字逻辑设计的全过程。实验框架设计：谭志虎；框架优化、在线测试制作、项目维护：曾西洋。

功能要求： 输入：4个按钮。输出：4个7段数码管显示数字。 具体功能： (1)当按下Start时，计时器清零，重新开始计时； (2)当按下Stop时，计时器停止计时，显示计时数据； (3)当按下Store时，若当前计时数据小于系统记录，则更新系统记录，并显示当前计时数据；否则不更新系统记录，但显示系统记录。 (4)当按下Reset时，复位，计时=0.00, 系统记录=99.99。

二.(项目内容介绍)

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第1关：7段数码管驱动电路设计 第2关：2选1选择器设计（1位） 第3关：2选1选择器设计（16位） 第4关：无符号比较器设计（4位） 第5关：无符号比较器设计（16位） 第6关：并行加载寄存器（4位） 第7关：并行加载寄存器（16位） 第8关：BCD计数器状态机设计 第9关：BCD计数器输出函数设计 第10关：BCD计数器设计（1位十进制） 第11关：码表计数器设计（4位十进制） 第12关：码表显示驱动设计 第13关：码表控制器状态机设计 第14关：码表控制器输出函数设计 第15关：码表控制器设计 第16关：运动码表数据通路设计（系统集成）

三.(内容实践) 第4关：无符号比较器设计（4位）

利用组合逻辑分析电路表达式生成电路

Great:

X0 ~Y3 ~Y2 ~Y1 ~Y0 + X1 ~Y3 ~Y2 ~Y1 + X1 X0 ~Y3 ~Y2 ~Y0 + X2 ~Y3 ~Y2 + X2 X0 ~Y3 ~Y1 ~Y0 + X2 X1 ~Y3 ~Y1 + X2 X1 X0 ~Y3 ~Y0 + X3 ~Y3 + X3 X0 ~Y2 ~Y1 ~Y0 + X3 X1 ~Y2 ~Y1 + X3 X1 X0 ~Y2 ~Y0 + X3 X2 ~Y2 + X3 X2 X0 ~Y1 ~Y0 + X3 X2 X1 ~Y1 + X3 X2 X1 X0 ~Y0

Equal:

~X3 ~X2 ~X1 ~X0 ~Y3 ~Y2 ~Y1 ~Y0 + ~X3 ~X2 ~X1 X0 ~Y3 ~Y2 ~Y1 Y0 + ~X3 ~X2 X1 ~X0 ~Y3 ~Y2 Y1 ~Y0 + ~X3 ~X2 X1 X0 ~Y3 ~Y2 Y1 Y0 + ~X3 X2 ~X1 ~X0 ~Y3 Y2 ~Y1 ~Y0 + ~X3 X2 ~X1 X0 ~Y3 Y2 ~Y1 Y0 + ~X3 X2 X1 ~X0 ~Y3 Y2 Y1 ~Y0 + ~X3 X2 X1 X0 ~Y3 Y2 Y1 Y0 + X3 ~X2 ~X1 ~X0 Y3 ~Y2 ~Y1 ~Y0 + X3 ~X2 ~X1 X0 Y3 ~Y2 ~Y1 Y0 + X3 ~X2 X1 ~X0 Y3 ~Y2 Y1 ~Y0 + X3 ~X2 X1 X0 Y3 ~Y2 Y1 Y0 + X3 X2 ~X1 ~X0 Y3 Y2 ~Y1 ~Y0 + X3 X2 ~X1 X0 Y3 Y2 ~Y1 Y0 + X3 X2 X1 ~X0 Y3 Y2 Y1 ~Y0 + X3 X2 X1 X0 Y3 Y2 Y1 Y0

Less:

~X3 ~X2 ~X1 ~X0 Y0 + ~X3 ~X2 ~X1 Y1 + ~X3 ~X2 ~X0 Y1 Y0 + ~X3 ~X2 Y2 + ~X3 ~X1 ~X0 Y2 Y0 + ~X3 ~X1 Y2 Y1 + ~X3 ~X0 Y2 Y1 Y0 + ~X3 Y3 + ~X2 ~X1 ~X0 Y3 Y0 + ~X2 ~X1 Y3 Y1 + ~X2 ~X0 Y3 Y1 Y0 + ~X2 Y3 Y2 + ~X1 ~X0 Y3 Y2 Y0 + ~X1 Y3 Y2 Y1 + ~X0 Y3 Y2 Y1 Y0

如下图

 

 第8关：BCD计数器状态机设计

N3:

~S3 S2 S1 S0 + S3 ~S2 ~S1 ~S0

N2:

~S3 ~S2 S1 S0 + ~S3 S2 ~S1 + ~S3 S2 ~S0

N1:

~S3 ~S1 S0 + ~S3 S1 ~S0

N0:

~S3 ~S0 + ~S2 ~S1 ~S0

  真值表如下

 

第9关：BCD计数器输出函数设计

将真值表第九位(第十行紫框位置)置一即可

 

第13关：码表控制器状态机设计 N2:

~start ~reset S2 ~S1 + ~reset S2 ~S1 ~S0 + ~start ~stop store ~reset ~S2 S1 S0 + store ~reset S2 ~S1 + stop ~reset S2 ~S1

N1:

~start ~store ~reset ~S2 S1 + ~reset ~S2 S1 ~S0 + stop ~reset ~S2 S1 + start ~stop ~store ~reset ~S2 ~S1 S0 + start store ~reset ~S2 S1

N0:

~start ~reset ~S1 + ~reset ~S1 ~S0 + ~store ~reset ~S2 S1 S0 + ~reset ~NewRecord ~S2 S1 S0 + ~reset S2 ~S1 + ~start stop ~store ~reset ~S2 + stop ~reset ~S2 S0 + start store ~reset ~S2 S0

第14关：码表控制器输出函数设计

SDSel:

S2 ~S1 ~S0

SDEN:

~S1 ~S0

DPSEL:

~S2 + ~S1 ~S0

TMen:

~S2 S1 ~S0

 TMReset:

~S2 ~S1