用fpga模拟spi从机通信中有时钟分频吗

你需要看到，不管用PLL和码差频率的使用PLL分频的简单实现，最重要的是，出了分频信号稳定，低抖动的。FPGA开发，时钟源是非常重要的，在一般情况下，时钟抖动，不确定性会给系统带来严重的影响，甚至影响实现这些功能在Altera的官方说明相应的数据。因此，在PLL的输出时钟信号可以被分配到全局时钟资源以及避免对抖动造成严重影响，时序分析和后面你能够欣赏验证的益处。还有什么可问的问题

spi的时钟引脚必须连接fpga的时钟口

随路时钟如ADC时钟、SPI、I2C等，通

常不用走专用时钟，因为这些功能逻辑其实不大，做好数据和随路时钟的input或output delay约束就行，数据接入进来后通常需要再转时钟域到系统时钟下处理。

至于时钟为何要考虑这些，因为同步时序逻辑最关键的就是时钟，FPGA为了保证时钟同步，内部有很多的clock region，而为了同一region内时钟走线延迟偏差尽量最小，同时保证时钟信号驱动力足够，都会先送到BUFG这样的资源，你可以理解为一个立交枢纽。而走专用管脚进来，可以对时钟信号做保护，减少串扰等干扰，走线延时等可以固定，走非专用管脚，那么时钟信号质量会减弱，延迟随着每次布线会有差异，对于系统全局时钟来说，微小的偏差可能就会带来时序问题。

1 配置概述

Spartan6系列FPGA通过把应用程序数据导入芯片内部存储器完成芯片的配置。Spart-6 FPGA可以自己从外部非易失性存储器导入编程数据，或者通过外界的微处理器、DSP等对其进行编程。对以上任何一种情况，都有串行配置和并行配置之分，串行配置可以减少芯片对引脚的要求，并行配置对8bit/16bit Flash或者微处理器来说更合适。

因为Xilinx的FPGA器件的配置数据存储在CMOS 配置锁存器内（CCL），因此Spartan6 FPGA器件上电后必须重新配置。Spartan6器件有多种配置模式，包括：

JTAG配置模式

Master Serial/SPI配置模式（X1，X2，X4）

Slave Serial配置模式

Master SelectMAP/BPI配置模式（X8，X16）

Slave SelectMAP配置模式（X8，X16）

Spartan6系列FPGA的配置模式由引脚M[0:1]的状态决定（详细介绍见Spartan6系列之器件引脚功能详述），在主配置模式中，CCLK默认来自与内部的振荡器，也可以来自外部的GCLK0/USERCCLK，the BitGen -g ConfigRate选项可以设置内部时钟的振荡频率，默认频率为2MHZ；无论M[0:1]状态如何，JTAG配置始终可用。

对一个FPGA系统来说，可以有多种配置模式，但往往只有一种配置模式最适合自己的目标系统，应该要进行慎重的选择。当然，FPGA可以重新装载多个镜像文件，因此可以为1片FPGA提供多个配置文件，典型的应用为：当FPGA上电时，装载一个自检的镜像文件，完成自检后重新装载最终的应用程序镜像文件。这种方法可大大提高FPGA的使用效率。

因为FPGA的外部存储器可以存储多个镜像文件，因此可以通过FPGA正在使用（已装载的镜像）更新外部存储器内容，实现远程镜像更新升级。

11 主模式配置（master mode）

由FPGA自身将外部存储器的配置数据装载进内部的模式称为主模式配置；主配置模式的各种连接方式如下图1所示，左侧为串行配置连接方式，右侧为并行配置连接方式。

图 1主配置模式连接方式汇总

12 从模式配置（slave mode）

由外部器件（主要指处理器）对FPGA进行配置的模式成为从模式；从配置模式的各种连接方式如下图1所示，左侧为串行配置连接方式，右侧为并行配置连接方式。

图 2从配置模式连接方式汇总

2 具体配置模式详解

Spartan-6系列FPGA的配置模式由模式控制引脚决定，具体情况如表1所示。

表格 1Spartan-6 FPGA配置模式

21 JTAG配置模式

在任何情况下，只要FPGA上电，就可以使用JTAG模式。

22 Serial配置模式

在serial配置模式中，FPGA在每个CCLK周期载入1bit配置数据。

图 3Serial Configuration时序图

221 Master Serial配置模式

在配置完成之前，done信号为0，将在整个配置过程中片选platform Flash；program_B是在配置FPGA之前对FPGA进行异步复位；由时序图可以看出，若没有CRC错误，FPGA的INIT_B是作为输出始终将platform Flash的OE置高。

图 4Master Serial Mode 配置电路图

222 Slave Serial配置模式

对FPGA的异步复位（PROGRAM_B）既可以由外部器件如按钮产生，也可以由CPLD或microprocessor产生；数据及时钟信号均由CPLD等产生；

图 5Slave Serial 配置模式

23 SelectMAP配置模式

SelectMAP配置接口提供了8/16bit双向数据接口，即可用于对FPGA的配置，也可用于对FPGA配置数据的回读。在SelectMAP模式中有多种配置思路，例举如下：

单FPGA的master SelectMAP配置

单FPGA的slave SelectMAP配置

多个FPGA呈菊花链连接形式以SelectMAP总线配置不同image

多个FPGA呈并列一组形式以SelectMAP总线配置同一个image

表格 2SelectMap接口中需特别说明的接口信号

图 6 SelectMap配置接口

SelectMap配置模式有多种时序，因控制信号的不同而不同，主要有三种：连续的SelectMap配置模式数据载入时序、非连续数据总线可控的SelectMap配置模式数据载入时序、非连续时钟可控的SelectMap配置模式数据载入时序。数据总线宽带可以是8/16bit宽，数据宽度取决于配置启动阶段对数据总线采样的结果，在启动阶段，数据总线会输出特殊的标志数据。

图 7连续的SelectMap配置模式数据载入时序

图 8非连续数据总线可控的SelectMap配置模式数据载入时序

图 9非连续时钟可控的SelectMap配置模式数据载入时序

231 单FPGA的Master SelectMap配置模式

在主模式下，CSI_B和EDWR_B接地，使能了SelectMap的数据线并使数据线的方向为输入；因为是单FPGA，所以不需要用到CSO_B，浮置即可。

图 10单FPGA的主SelectMap配置模式

232 单FPGA的Slave SelectMap配置模式

当使用CPLD/Microprocessor来配置FPGA时，即可使用master SelectMap模式也可使用slave SelectMap模式，但优先使用Slave SelectMap配置模式。当CPLD/Microprocessor的SELECT等于0时，将使能FPGA的SelectMap配置模式数据总线；当CPLD/Microprocessor的READ/WRITE为0时，FPGA的SelectMap配置模式数据总线方向为输入，这时可以将配置数据输入到FPGA内部。

图 11单FPGA的从SelectMap配置模式

24 SPI配置模式

SPI配置模式只能工作于主模式，SPI接口允许FPGA把标准的工业SPI Flash作为配置数据存储介质。需要注意的是，在FPGA呈菊花链连接模式中，FPGA的SPI模式配置只能选择SPIX1方式，不能选择SPIX2或SPIX4模式。要使能FPGA的SPIX4的配置模式，需要在ise的BitGen选项里增加“-g: spi_buswidth:4”。

图 12Spartan-6 FPGA SPI配置接口

图 13Spartan-6 FPGA SPI配置接口电路图

　不同数据线传输模式根据SPI总线每次传输的命令区分，Single_Read的命令 *** 作码：0x03或0xE8；Dual_Read的命令 *** 作码：0x3B；Quad_Read的命令 *** 作码：0x6B。

图 14SPI总线Single_Read时序

图 15SPI总线Dual_Read时序

图 16SPI总线Quad_Read时序

25 BPI配置接口

BPI：Byte-Wide Peripheral Interface，字节宽度外设接口。FPGA可以从一个工业标准的并行NOR Flash读取配置数据。Spartan-6 FPGA最高支持1Gb的NOR Flash，也就是说地址线最高可达26根，但是并不是每种Spartan-6 FPGA都支持BPI配置或者26位的地址线的，具体情况例举如下：

MCB-M1（Bank1的存储器控制模块）可以用作BPI配置接口，但是，用户只能选择将MCB_M1用作存储器控制接口或者BPI之一，不能同时作为两种接口使用。

6SLX4 、6SLX25/T FPGA不支持BPI配置接口。

TQG144 和 CPG196封装的FPGA不支持BPI配置接口。

CSG225封装中BPI配置地址线A22、A23不可用。

图 17BPI配置接口

如果你的microblaze的程序小，可以放在FPGA内部的例化ROM中，然后生成的BIN文件可以作为ROM的初始化文件导入，这样可以与FPGA加载文件一起存。

否则只能你自己敲代码去实现这部分功能。

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