在quartus二软件中分频器如何生成元件符号

先设置要建立原件符号的文件为顶层文件（project——set as top）,然后生成符号文件（File——create< update——create symbol file for current file），然后在当前工程下元件库中就有所产生的元器件了

我用的quartus17

看到这个IP Components，点击后出现以下界面

双击这一行“pll   ALTPLL”就会出现ALTPLL配置界面，这个界面是你之前配置过的界面

首先把要设置的信号点一下，然后找到一个像时钟一样的按钮，再点一下。接下来设置的问对话框就d出来了。这个仿真里面用时钟周期要用ns（纳秒）作答单位，设成几十纳秒就行。另外，这个图应该是仿真结果，要在没有除权结果的仿真文件里面设置。

扩展资料：

数字时钟设计

数字电子技术的迅速发展，使各种类型集成电路在数字系统、控制系统、信号处理等方面得到了广泛的应用。为了适应现代电子技术的迅速发展需要，能够较好的面向数字化和专用集成电路的新时代，数字电路综合设计与制作数字钟，可以让我们了解数字时钟的原理。

在实验原理的指导下，培养了分析和设计电路的能力。并且学会检查和排除故障，提高分析处理实验结果的能力。

数字时钟是一种用数字电路技术实现时、分、秒计时的装置。与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。

数字钟从原理上讲是一种典型的数字电路，一般是由振荡器、分频器、计数器、显示器等几部分组成。其中包括了组合逻辑电路和时序电路。

数字时钟以其体积小、重量轻、抗干扰能力强、对环境要求高、高精确性、容易开发等特性，在工业控制系统、智能化器仪表、办公自动化等诸多领域取得了极为广泛的应用。

参考资料来源：数字时钟--百度百科

有3种办法：

直接利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号分频至15MHz；

先利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号3倍频至150MHz，然后再将其10分频，就得到15MHz的时钟分支信号了；

采用锁相环技术设计非整数分频电路，参阅《FPGA/CPLD应用设计200例》（上册）p354~357，北京航空航天大学出版社2009年出版。

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