FPGA程序时好时坏

FPGA每一次的布局布线都是不一样的，我曾经也碰到你这种情况，你现在FPGA资源使用占的百分比是多少？我发现程序资源使用超过75%时就会出现不好使的情况，在逻辑中是否有大量的高字节深度的寄存器或者寄存器组，大的寄存器不利于综合布线，如果会区域约束固化逻辑位置更有利与你解决问题。

无FLASH，有SRAM；没有晶振，如使用晶振，则需要外加晶振电路（一般用有源晶振）

EPCS是主动串行配置器件，常用的有EPCS1、EPCS4、EPCS16，是与FPGA配合使用的外部芯片，不是FPGA内部的东西。FPGA是SRAM工艺，掉电后程序就丢失了，需要外加配置芯片，上电时为FPGA加载程序，

1

应该是在ise里面可能有个“‘bit

generation’”，点这个可以生成一个可以下载到PROM里的

二进制文件

；

2

在impact里面JTAG链里面你应该能看到一个PROM，右键加载生成的这个二进制文件，下载进去，下次板子上电，PROM里面的程序就会自动被FPGA读取。

英文大致意思是，状态寄存器显示错误，下载使能引脚不会1

所有都是我的推论，我没遇到过这情况，希望分析能够帮到你。

因为FPGA进行配置的时候，除了有几个口是用来传输下载数据的，还有几个端口要进行置位的，表明现在的下载状态，具体是哪几个口，我这有资料，有些口是0，有些口是1

因为你没说你的型号，我就以Stratix为例。

配置过程基本就这样!

(1)

上电

上电过程中FPGA内部状态机被复位，nSTA-TUS和CONF_DONE引脚由FPGA置为低电平，所有I/O引脚为三态且FPGA内部配置寄存器被清空。

(2)

复位

当nCONFIG或nSTATUS引脚为低电平时，FPGA进入复位状态。在此状态下，FPGA采样MSEL引脚的电平值，以确定采用的配置方式。同时nSTATUS和CONF_DONE引脚被拉低，所有I/O引脚三态并且FPGA内部配置寄存器被清空。

(3)

配置

当nCONFIG为高电平，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态。此状态下配置数据在DCLK时钟的上升沿载入FP-GA。若正确接收所有配置数据(CRC校验无误)。FPGA释放CONF_DONE引脚且当其被外部上拉电阻拉高后进入初始化状态。

(4)

初始化

此状态下FPGA内部逻辑和寄存器被初始化:使能I/0缓冲，释放INIT_DONE引脚(可选)。

(5)

用户模式

在此状态下FPGA开始执行用户程序。

根据你的提示，是你在配置的时候，有一个脚本该是1

的，结果不是一。

你可以根据以下方法

1,看看你的线短路没

2如果是你自己做的板子，有些引脚是需要接上拉或者下拉电阻的，你去查查配置电路，是不是和官网上推荐的一样。

如果实在不行了，你就把那个脚直接接高电平，一切就OK了。

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