vivado仿真一定要写testbench吗

我最近刚好在给vivado做ram的一些代码。ram当然有数量限制。你可以看你的芯片的具体参数。不知你用的是哪个系列的芯片，中端的芯片 100块的话应该问题不大。而且如果ram不够用了，程序会调用LUT资源来做ram ( select/lut ram) 如果你的每个ram size都不大的话，会直接用lut做ram，而不调用专门的ram。

vivado是干什么的

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。

为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计，实现重用的标准算法和RTL IP 封装技术，标准IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真性能提升了100倍。

为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3 至15 倍，且为SystemVerilog提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。

此外，增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

把代码放出来看一下，红色应该是没有赋初值或者就是没有在仿真脚本里赋值。你在TestBench里加上下面代码试试。相当于每隔10ms按下一个按键，按1ms即松开。

initial

begin

#0;key1=0;key2=0;key3=0;

#10000000;key1=1;key2=0;key3=0;#1000000;key1=0;key2=0;key3=0;

#10000000;key1=0;key2=1;key3=0;#1000000;key1=0;key2=0;key3=0;

#10000000;key1=0;key2=0;key3=1;#1000000;key1=0;key2=0;key3=0;

end

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