如何从零设计一颗简单的FPGA芯片

FPGA是一种可编程逻辑设备，可以被用于实现各种电子电路。要从零设计一颗简单的FPGA芯片，需要经过以下步骤：

确定需求：首先，需要确定FPGA芯片需要实现什么功能。这将有助于确定芯片的规格，包括芯片大小、输入/输出接口和逻辑资源数量等。

选择开发工具：选择一种FPGA开发工具，例如Xilinx Vivado或Altera Quartus，以便开始设计。

设计原理图：使用开发工具，设计FPGA芯片的原理图。原理图是一种图形化表示电路的方式，其中包含连接元件的线和元件的符号。

编写HDL代码：HDL是硬件描述语言，类似于软件编程语言，可以用于描述电路行为。使用HDL编写代码来实现芯片的逻辑功能。

模拟和验证：使用开发工具提供的仿真工具来验证设计的正确性。这可以帮助检查逻辑是否正确，并找出任何问题。

约束设计：设计约束是一种方法，可将设计约束到可靠的时序，电气和物理要求。它还可以确保电路实现的高性能和可靠性。

实现设计：一旦确认设计的正确性，将HDL代码合成为FPGA的bit流。这个过程可以将代码翻译成FPGA可以理解的语言。

下载并验证：最后，将bit流下载到FPGA芯片中，验证设计是否按预期工作。

需要注意的是，FPGA设计是一项复杂的任务，需要深入了解电路设计和计算机科学的基础知识。此外，需要掌握FPGA开发工具的使用方法。

和51一样都是要根据时序图的，用FPGA编写的代码在有时序图或者较复杂的功能上时用状态机编写是很方便的，根据时序图按时间看出各种状态，再从各个状态中编写代码，比较容易实现，再仿真时序是否符合和生成状态图，这样编程就方便了。

FPGA 的独特优势在于其灵活性，即随时可以改变芯片功能，在技术还未成熟的阶段，这种特性能够降低产品的成本与风险，在 5G 初期这种特性尤为重要。

优势一：

更大的并行度。这个主要是通过并发和流水两种技术实现。

A：并发是指重复分配计算资源，使得多个模块之间可以同时独立进行计算。这一点与现在的多核和SIMD技术相似。但相对与SIMD技术，FPGA的并发可以在不同逻辑功能之间进行，而不局限于同时执行相同的功能。举个简单例子说就是使用SIMD 可以同时执行多个加法，而FPGA可以同时执行多个加法和乘法和任何你能设计出来的逻辑。

B：流水是通过将任务分段，段与段之间同时执行。其实这一点和CPU相似，只是CPU是指令间的流水而FPGA是任务间流水或者可以说是线程间流水。

优势二：

可定制。FPGA 内部通过Lookup Table实现逻辑，可以简单理解为是硬件电路。可定制指的是在资源允许范围内，用户可实现自己的逻辑电路。通常情况下任务在硬件电路上跑是比在软件上快的，比如要比较一个64位数高32位和低32位的大小，在CPU下需要2条区数指令，两条位与指令，一条移位指令一条比较指令和一条写回指令，而在FPGA下只要一个比较器就行了。

优势三：

可重构。可重构指的是FPGA内部的逻辑可根据需求改变，减少开发成本。同时，使用FPGA复用资源比使用多个固定的ASIC模块为服务器省下更多的空间。

//本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在

//PC机上安装一个串口调试工具来验证程序的功能。

//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控

//制器，10个bit是1位起始位，8个数据位，1个结束

//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实

//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是

//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间

//划分为8个时隙以使通信同步

//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"

//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制

//数据，FPGA接受后显示在7段数码管上。

//视频教程适合我们21EDA电子的所有学习板

module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit);

input clk,rst;

input rxd;//串行数据接收端

input key_input;//按键输入

output[7:0] en;

output[7:0] seg_data;

reg[7:0] seg_data;

output txd;//串行数据发送端

output lowbit;

////////////////////inner reg////////////////////

reg[15:0] div_reg;//分频计数器，分频值由波特率决定。分频后得到频率8倍波特率的时钟

reg[2:0] div8_tras_reg;//该寄存器的计数值对应发送时当前位于的时隙数

reg[2:0] div8_rec_reg;//该寄存器的计数值对应接收时当前位于的时隙数

reg[3:0] state_tras;//发送状态寄存器

reg[3:0] state_rec;//接受状态寄存器

reg clkbaud_tras;//以波特率为频率的发送使能信号

reg clkbaud_rec;//以波特率为频率的接受使能信号

reg clkbaud8x;//以8倍波特率为频率的时钟，它的作用是将发送或接受一个bit的时钟周期分为8个时隙

reg recstart;//开始发送标志

reg recstart_tmp;

reg trasstart;//开始接受标志

reg rxd_reg1;//接收寄存器1

reg rxd_reg2;//接收寄存器2，因为接收数据为异步信号，故用两级缓存

reg txd_reg;//发送寄存器

reg[7:0] rxd_buf;//接受数据缓存

reg[7:0] txd_buf;//发送数据缓存

reg[2:0] send_state;//每次按键给PC发送"Welcome"字符串，这是发送状态寄存器

reg[19:0] cnt_delay;//延时去抖计数器

reg start_delaycnt;//开始延时计数标志

reg key_entry1,key_entry2;//确定有键按下标志

////////////////////////////////////////////////

parameter div_par=16'h145;//分频参数，其值由对应的波特率计算而得，按此参数分频的时钟频率是波倍特率的8

//倍，此处值对应9600的波特率，即分频出的时钟频率是96008 (CLK 50M)

////////////////////////////////////////////////

assign txd=txd_reg;

assign lowbit=0;

assign en=0;//7段数码管使能信号赋值

always@(posedge clk )

begin

if(!rst) begin

cnt_delay<=0;

start_delaycnt<=0;

end

else if(start_delaycnt) begin

if(cnt_delay!=20'd800000) begin

cnt_delay<=cnt_delay+1;

end

else begin

cnt_delay<=0;

start_delaycnt<=0;

end

end

else begin

if(!key_input&&cnt_delay==0)

start_delaycnt<=1;

end

end

always@(posedge clk)

begin

if(!rst)

key_entry1<=0;

else begin

if(key_entry2)

key_entry1<=0;

else if(cnt_delay==20'd800000) begin

if(!key_input)

key_entry1<=1;

end

end

end

always@(posedge clk )

begin

if(!rst)

div_reg<=0;

else begin

if(div_reg==div_par-1)

div_reg<=0;

else

div_reg<=div_reg+1;

end

end

always@(posedge clk)//分频得到8倍波特率的时钟

begin

if(!rst)

clkbaud8x<=0;

else if(div_reg==div_par-1)

clkbaud8x<=~clkbaud8x;

end

always@(posedge clkbaud8x or negedge rst)

begin

if(!rst)

div8_rec_reg<=0;

else if(recstart)//接收开始标志

div8_rec_reg<=div8_rec_reg+1;//接收开始后，时隙数在8倍波特率的时钟下加1循环

end

always@(posedge clkbaud8x or negedge rst)

begin

if(!rst)

div8_tras_reg<=0;

else if(trasstart)

div8_tras_reg<=div8_tras_reg+1;//发送开始后，时隙数在8倍波特率的时钟下加1循环

end

always@(div8_rec_reg)

begin

if(div8_rec_reg==7)

clkbaud_rec=1;//在第7个时隙，接收使能信号有效，将数据打入

else

clkbaud_rec=0;

end

always@(div8_tras_reg)

begin

if(div8_tras_reg==7)

clkbaud_tras=1;//在第7个时隙，发送使能信号有效，将数据发出

else

clkbaud_tras=0;

end

always@(posedge clkbaud8x or negedge rst)

begin

if(!rst) begin

txd_reg<=1;

trasstart<=0;

txd_buf<=0;

state_tras<=0;

send_state<=0;

key_entry2<=0;

end

else begin

if(!key_entry2) begin

if(key_entry1) begin

key_entry2<=1;

txd_buf<=8'd50; //"2"

end

end

else begin

case(state_tras)

4'b0000: begin //发送起始位

if(!trasstart&&send_state<7)

trasstart<=1;

else if(send_state<7) begin

if(clkbaud_tras) begin

txd_reg<=0;

state_tras<=state_tras+1;

end

end

else begin

key_entry2<=0;

state_tras<=0;

end

end

4'b0001: begin //发送第1位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0010: begin //发送第2位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0011: begin //发送第3位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0100: begin //发送第4位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0101: begin //发送第5位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0110: begin //发送第6位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b0111: begin //发送第7位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b1000: begin //发送第8位

if(clkbaud_tras) begin

txd_reg<=txd_buf[0];

txd_buf[6:0]<=txd_buf[7:1];

state_tras<=state_tras+1;

end

end

4'b1001: begin //发送停止位

if(clkbaud_tras) begin

txd_reg<=1;

txd_buf<=8'h55;

state_tras<=state_tras+1;

end

end

4'b1111:begin

if(clkbaud_tras) begin

state_tras<=state_tras+1;

send_state<=send_state+1;

trasstart<=0;

case(send_state)

3'b000:

txd_buf<=8'd49;//"1"

3'b001:

txd_buf<=8'd32;//" "

3'b010:

txd_buf<=8'd69;//"E"

3'b011:

txd_buf<=8'd68;//"D"

3'b100:

txd_buf<=8'd65;//"A"

3'b101:

txd_buf<=8'd10;//"e"

default:

txd_buf<=0;

endcase

end

end

default: begin

if(clkbaud_tras) begin

state_tras<=state_tras+1;

trasstart<=1;

end

end

endcase

end

end

end

always@(posedge clkbaud8x or negedge rst)//接受PC机的数据

begin

if(!rst) begin

rxd_reg1<=0;

rxd_reg2<=0;

rxd_buf<=0;

state_rec<=0;

recstart<=0;

recstart_tmp<=0;

end

else begin

rxd_reg1<=rxd;

rxd_reg2<=rxd_reg1;

if(state_rec==0) begin

if(recstart_tmp==1) begin

recstart<=1;

recstart_tmp<=0;

state_rec<=state_rec+1;

end

else if(!rxd_reg1&&rxd_reg2) //检测到起始位的下降沿，进入接受状态

recstart_tmp<=1;

end

else if(state_rec>=1&&state_rec<=8) begin

if(clkbaud_rec) begin

rxd_buf[7]<=rxd_reg2;

rxd_buf[6:0]<=rxd_buf[7:1];

state_rec<=state_rec+1;

end

end

else if(state_rec==9) begin

if(clkbaud_rec) begin

state_rec<=0;

recstart<=0;

end

end

end

end

always@(rxd_buf) //将接受的数据用数码管显示出来

begin

case (rxd_buf)

8'h30:

seg_data=8'b11000000;

8'h31:

seg_data=8'b11111001;

8'h32:

seg_data=8'b10100100;

8'h33:

seg_data=8'b10110000;

8'h34:

seg_data=8'b10011001;

8'h35:

seg_data=8'b10010011;

8'h36:

seg_data=8'b10000010;

8'h37:

seg_data=8'b11111000;

8'h38:

seg_data=8'b10000000;

8'h39:

seg_data=8'b10010000;

8'h41:

seg_data=8'b00010001;

8'h42:

seg_data=8'b11000001;

8'h43:

seg_data=8'b0110_0011;

8'h44:

seg_data=8'b1000_0101;

8'h45:

seg_data=8'b0110_0001;

8'h46:

seg_data=8'b0111_0001;

default:

seg_data=8'b1111_1111;

endcase

end

endmodule

其实具体来说是有很多细则的，我大体给你讲讲

在quartus 2中创建新工程之后，输入程序，然后编译，编译成功之后配置引脚，再综合。然后点击下载，即进入对目标器件fpga的配置下载 *** 作，下载成功就表示编程成功，这个时候，你就可以在板子上实现你程序文件的功能。

EDA技术的设计流程：

1、设计输入

用一定的逻辑表达手段表达出来。

2、逻辑综合

将用一定的逻辑表达手段表达出来的设计经过一系列的 *** 作，分解成一系列的逻辑电路及对应关系（电路分解）。

3、目标器件的适配

在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）。

4、目标器件的编程/下载

将前面的软件设计经过编程变成具体的设计系统（物理实现）。

5、仿真/硬件测试

验证所设计的系统是否符合要求。同时，再设计过程中要进行有关“仿真”，即模拟有关设计结果，验证是否与设计构想相符。

扩展资料：

基于fpga/cpld数字系统的设计规则：

1、分割准则

（1）、分割后最底层的逻辑块应适合用逻辑语言进行表达。

（2）、相似的功能应该设计成共享的基本模块。

（3）、接口信号尽可能少。

（4）、同层次的模块之间，在资源和i/o分配上，尽可能平衡，以便结构匀称。模快的划分和设计，尽可能做到通用性好，易于移植。

2、系统设计的可测性

具有系统的关键点信号，如时钟、同步信号和状态等信号；具有代表性的节点和线路上的信号等。

3、系统设计的重用性

（1）、设计者应该尽可能采用同步电路进行设计，系统中应该有时钟和复位信号。

（2）、fpga/cpld的结构可以提供一定数量的片上存储器块。

（3）、复杂、系统级芯片需要各种标准的i/o接口。

（4）、编码是数字系统设计者应该给予足够重视的一项工作。

4、最优化设计

由于可编程器件的逻辑资源、连接资源和i/o资源有限，器件的速度和性能也是有限的，用器件设计系统的过程相当于求最优解的过程。

5、可靠性设计

以上就是关于如何从零设计一颗简单的FPGA芯片全部的内容，包括:如何从零设计一颗简单的FPGA芯片、关于FPGA AD和DA程序编写的问题、与单片机相比，FPGA的优势在哪里等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！