MATLAB均值滤波 *** 作，无从下手，希望路过的各位指点指点

clear;clc

I = imread('gray1bmp');

if ndims(I)==3

    I=rgb2gray(I);

end

subplot 221

imshow(I);title('original')

subplot 222

imshow(medfilt2(I));title('3x3 filter')

subplot 223

imshow(medfilt2(I,[5 5]));title('5x5 filter')

subplot 224

imshow(medfilt2(I,[7 7]));title('7x7 filter')

FIR滤波器还能有什么算法？

1考虑到资源问题

可以用复用的方法来做

就是工作在比数据率高的时钟频率下

复用乘法器

2考虑到满足时序的问题

多加入几级流水线

3建议调用IP核

fpga程序固化不了的原因有设计错误、时序不合理和电压干扰。

1、设计错误：FPGA设计中存在设计错误，导致程序无法正确固化。此时需要重新检查设计，并进行修正。

2、时序不合理：FPGA程序的时序不合理，导致固化失败。您可以通过时序约束、时钟域划分等方式来解决时序问题。

3、电压干扰：对于一些复杂的FPGA系统，在固化过程中可能会受到来自其他硬件或干扰的影响，导致固化失败。在这种情况下，您可以采用电源滤波器、屏蔽罩等方式来降低干扰。

CIC （Cascaded Integrated Comb filters ）指级联积分梳状滤波器。分为两种分别是内插和抽取；本文介绍抽取的实现。抽取就是间隔一定数量丢弃采样点的过程，但是对于带宽较宽的信号，直接丢弃采样点会造成混叠。为了抑制混叠，在抽取前面需要加入低通滤波器，滤波输出信号截止频率应该小于 ， 是原始采样率， 是抽取倍率。CIC滤波器可以同时实现滤波和抽取，而且结构简单。原始CIC的抽取放在最后一步，其实可以简化。

经过简化后结构如下：

是differential delay，可以是任何正整数，但一般取1或2。 是抽取倍率。定义级联数为 ，代表comb级联数或积分级联数，它们是对称的，图1中 。系统函数下图：其中

其中 时：

是归一数字频率， , 是真实频率， 是采样率。取模后画图：

横轴05就是一半采样率点。上图中我们希望 ，但是不够平坦，下降严重，所以一般会在CIC之后串入一个FIR补偿滤波器，让通带更加平坦，在上图中，最后FIR输出的截止频率一般设为004到008之间。

FPGA实现：

CIC滤波器由 延时器、加法器、减法器、抽取器构成，内部运算位宽： ，其中 是输入位宽。已知 就可以确定一个CIC抽样滤波器。

时结构图：

图中使用统一采样时钟，comb项用一个经过分频后的使能信号控制 触发器达到分频效果。

verilog无法高亮，CIC的verilog描述详见 github

以上

仅参考备忘用途

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