怎么获取fpga芯片型号信息

获取fpga芯片型号信息：像ROM读写模块，滤波模块，按键显示控制模块，都是逻辑可以实现的，所以可以直接写FPGA程序实现相应的接口。这种常见的Altera Xilinx都可以。

如果型号以EPM开头，即MAX系列（其中MAX代表阵列矩阵），就是CPLD，ALTERA公司的FPGA产品系列代码为EP或EPF。

典型产品型号含义如下： EPF10K10：FLEX10K系列FPGA，典型逻辑规模是10K有效逻辑门。 EPF10K30E：FLEX10KE系列FPGA，逻辑规模是EPF10K10的3倍。

基本结构：

FPGA 器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA 的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。

由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。FPGA的设计流程包括算法设计、代码仿真以及设计、板机调试，设计者以及实际需求建立算法架构。

VHDL语言不懂，我给你原理：

1、对16个坐标值的数据之前保存对应的二进制值（横竖坐标16种情况索引16个二进制值）

2、对输出的16进制键盘进行扫描，每个数据有两个(横竖)坐标值，根据之前的索引查找对应的二进制值

3、然后调用LED电灯

不知道你熟悉单片机或者FPGA这类原理。其实我们用的键盘就是点阵式的，当按下一个键，就是触发一个电位，就好像两根导线，相交但分离，我们一按键，它们就接触，信号就可以传导了。然后通过驱动程序就可以识别这个按键是什么，当然这个是就是编好的国际标准（ASCII码表），a就是97,十六进制为61,二进制为（0110

0001）,这个就编码就输入给处理器，处理器处理后再把这个编码输出到输出设备上去，按照ASCII查字典的方式查到a，这时对应的显示驱动程序再按照该设备自己的编号点亮对应的显示单元。当然在整个过程中肯定用到过缓存池的，特别是汉字的输入。

删除swout<=swout4&swout3&swout2&swout1;

将所有的字符串类型文字用双引号而不是单引号括起来：例如sw=’1110’改为sw="1110"

将clk’event and clk=’1’中的单引号由全角符号改为半角符号：clk'event and clk='1'

//module : VGA_controllerv

module VGA_controller(

// Host Side

iRed,

iGreen,

iBlue,

oAddress,

busy,

// VGA Side

oVGA_R,

oVGA_G,

oVGA_B,

oVGA_H_SYNC,

oVGA_V_SYNC,

oVGA_SYNC,

oVGA_BLANK,

oVGA_CLOCK,

// Control Signal

iCLK,

iRST_N );

// Horizontal Parameter ( Pixel )

parameter H_SYNC_CYC = 120;

parameter H_SYNC_BACK = 61+3;

parameter H_SYNC_ACT = 800; // 806

parameter H_SYNC_FRONT= 53+3;

parameter H_SYNC_TOTAL= 1040;

// Virtical Parameter ( Line )

parameter V_SYNC_CYC = 6;

parameter V_SYNC_BACK = 21+2;

parameter V_SYNC_ACT = 600; // 604

parameter V_SYNC_FRONT= 35+2;

parameter V_SYNC_TOTAL= 666;

// Start Offset

parameter X_START = H_SYNC_CYC+H_SYNC_BACK;

parameter Y_START = V_SYNC_CYC+V_SYNC_BACK;

// Host Side

output reg [13:0] oAddress;

input [7:0] iRed;

input [7:0] iGreen;

input [7:0] iBlue;

input busy; //modify 2011118

// VGA Side

output [9:0] oVGA_R;

output [9:0] oVGA_G;

output [9:0] oVGA_B;

output reg oVGA_H_SYNC;

output reg oVGA_V_SYNC;

output oVGA_SYNC;

output oVGA_BLANK;

output oVGA_CLOCK;

// Control Signal

input iCLK;

input iRST_N;

// Internal Registers and Wires

reg [9:0] H_Cont;

reg [9:0] V_Cont;

reg [7:0] Cur_Color_R;

reg [7:0] Cur_Color_G;

reg [7:0] Cur_Color_B;

assign oVGA_BLANK = oVGA_H_SYNC & oVGA_V_SYNC;

assign oVGA_SYNC = 1'b0;

assign oVGA_CLOCK = iCLK;

//output RGB

assign oVGA_R = (H_Cont>=X_START && H_Cont<X_START+H_SYNC_ACT &&

V_Cont>=Y_START && V_Cont<Y_START+V_SYNC_ACT )

{2'b00,Cur_Color_R}:0;

assign oVGA_G = (H_Cont>=X_START && H_Cont<X_START+H_SYNC_ACT &&

V_Cont>=Y_START && V_Cont<Y_START+V_SYNC_ACT )

{2'b00,Cur_Color_G}:0;

assign oVGA_B = (H_Cont>=X_START && H_Cont<X_START+H_SYNC_ACT &&

V_Cont>=Y_START && V_Cont<Y_START+V_SYNC_ACT )

{2'b00,Cur_Color_B}:0;

// Pixel Address Generator

wire [9:0] posx;

wire [9:0] posy;

assign posx=H_Cont-X_START;

assign posy=V_Cont-Y_START;

always@(posedge iCLK or negedge iRST_N)

begin

if(!iRST_N)

begin

oAddress <= 0;

end

else

begin

if( H_Cont>=X_START && H_Cont<X_START+H_SYNC_ACT &&

V_Cont>=Y_START && V_Cont<Y_START+V_SYNC_ACT && !busy) begin

oAddress <=posyH_SYNC_ACT+posx;

end

else oAddress <= oAddress;

end

end

// Cursor Generator

always@(posedge iCLK or negedge iRST_N)

begin

if(!iRST_N)

begin

Cur_Color_R <= 0;

Cur_Color_G <= 0;

Cur_Color_B <= 0;

end

else

begin

if( H_Cont>=X_START && H_Cont<X_START+H_SYNC_ACT&&

V_Cont>=Y_START && V_Cont<Y_START+V_SYNC_ACT )

begin

Cur_Color_R <= iRed;

Cur_Color_G <= iGreen;

Cur_Color_B <= iBlue;

end

else

begin

Cur_Color_R <= Cur_Color_R;

Cur_Color_G <= Cur_Color_G;

Cur_Color_B <= Cur_Color_B;

end

end

end

// H_Sync Generator, Ref 50 MHz Clock

always@(posedge iCLK or negedge iRST_N)

begin

if(!iRST_N)

begin

H_Cont <= 0;

oVGA_H_SYNC <= 0;

end

else

begin

// H_Sync Counter

if( H_Cont < H_SYNC_TOTAL )

H_Cont <= H_Cont+1;

else

H_Cont <= 0;

// H_Sync Generator

if( H_Cont < H_SYNC_CYC )

oVGA_H_SYNC <= 0;

else

oVGA_H_SYNC <= 1;

end

end

// V_Sync Generator, Ref H_Sync

always@(posedge iCLK or negedge iRST_N)

begin

if(!iRST_N)

begin

V_Cont <= 0;

oVGA_V_SYNC <= 0;

end

else

begin

// When H_Sync Re-start

if(H_Cont==0)

begin

// V_Sync Counter

if( V_Cont < V_SYNC_TOTAL )

V_Cont <= V_Cont+1;

else

V_Cont <= 0;

// V_Sync Generator

if( V_Cont < V_SYNC_CYC )

oVGA_V_SYNC <= 0;

else

oVGA_V_SYNC <= 1;

end

end

end

endmodule

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