cyclone fpga在as模式下,如果epcs里面有有多个文件，fpga如何选择加载读取哪

FPGA程序固化(转) 主配置式(AS)配置式(PS)用(JTAG)配置式:

AS由FPGA器件引导配置 *** 作程控制着外部存储器初始化程EPCS系列EPCS1,EPCS4配置器件专供AS模式目前支持 Cyclone系列使用Altera串行配置器件完Cyclone期间处于主位配置期间处于属位配置数据通DATA0引脚送入 FPGA配置数据同步DCLK输入1钟周期传送1位数据

PS则由外部计算机或控制器控制配置程通加强型配置器件(EPC16EPC8EPC4)等配置器件完PS配置期间配置数据外部储存部件通DATA0引脚送入FPGA配置数据DCLK升沿锁存1钟周期传送1位数据

JTAG接口业界标准,主要用于芯片测试等功能,使用IEEE Std 1联合边界扫描接口引脚支持JAM STAPL标准使用Altera载电缆或主控器完

AS PS JTAG区别:

AS模式: 烧FPGA配置芯片保存FPGA器件每电作控制器配置器件EPCS主发读取数据EPCS数据读入FPGA实现FPGA编程;

PS模式:EPCS作控制器件FPGA做存储器数据写FPGA实现FPGA编程该模式实现FPGA线编程;

JTAG:直接烧FPGA面由于SRAM断电要重烧;

pof文件通AS式载(保证byteblasterII/u blaster连接确);

sof文件或者转换jic通JTAG式载

FPGA工作配置数据存储SRAM加电须重新载实验系统通用计算机或控制器进行调试使用PS实用系统数情况必须由FPGA主引导配置 *** 作程FPGA主专用存储芯片获配置数据芯片fpga配置信息用普通编程器设计所pof格式文件烧录进

专用配置器件:epc型存储器

用配置器件:epc2,epc1,epc4,epc8,epc(现象已经逐步淘汰)等

于cyclone cycloneII系列器件,ALTERA提供针AS式配置器件,EPCS系列EPCS1,EPCS4配置器件串行配置注意,适用于cyclone系列

除ASPS等单BIT配置外现些器件已经支持PPSFPS等些并行配置式提升配置配置速度所外挂电路PS些区别处理器配置比JRUNNER 等等需要再baidu吧至少十种比Altera配置式主要Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG等七种配置式其Cyclone支持配置式PSASJTAG三种

般做FPGA实验板,(cyclone系列)候,用AS+JTAG式,用JTAG式调试,程序已经调试误,再用 AS模式程序烧配置芯片,

关于工程同缀名文件适用范围:

sof(SRAM Object File)直接用PS模式配置数据FPGA用,USB BLASTER,MASTERBLASER,BBII,BBM适用,uartusII自,所其配置文件都由sof

pof(Programmer Object File)由uartusII自,BBII适用,AS模式配置数据配置芯片

rbf(Raw Binary File)用于微处理器二进制文件PS,FPP,PPS,PPA配置用处

rpd(Raw Programing Data File)包含bitstream二进制文件,用AS模式配置,能由pof文件

hex(hexadecil file)说,单片机

ttf(Tabular Text File)适用于FPP,PPS,PPA,bit-wide PS配置式

f(Serial Bitstream File)用PS模式配置Flex 10kFlex

获取fpga芯片型号信息：像ROM读写模块，滤波模块，按键显示控制模块，都是逻辑可以实现的，所以可以直接写FPGA程序实现相应的接口。这种常见的Altera Xilinx都可以。

如果型号以EPM开头，即MAX系列（其中MAX代表阵列矩阵），就是CPLD，ALTERA公司的FPGA产品系列代码为EP或EPF。

典型产品型号含义如下： EPF10K10：FLEX10K系列FPGA，典型逻辑规模是10K有效逻辑门。 EPF10K30E：FLEX10KE系列FPGA，逻辑规模是EPF10K10的3倍。

基本结构：

FPGA 器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA 的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。

由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。FPGA的设计流程包括算法设计、代码仿真以及设计、板机调试，设计者以及实际需求建立算法架构。

fpga

Xilinx FPGA通过FLASH加载程序的时序

哈塞给，套离开套

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尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。

复位结束配置开始

有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复位模块将使FPGA保持在复位状态;外部控制PROG_B引脚出现一个低脉冲也可以使FPGA保持在复位状态。

清除配置存储内容

这一步称为初始化，当FPGA复位结束，配置存储器的内容会被自动清除。在这个步骤中，除配置专用接口外，FPGA I/O均被置于高阻态。在整个初始化过程中，INIT_B引脚被置低并在初始化结束后恢复高电平。如果INIT_B信号在外部被拉低，FPGA将一直停留在初始化状态。注意PROG_B信号的脉宽不能太窄。

采样控制信号

初始化结束后，INIT_B信号回到高电平。FPGA开始采集模式选择引脚M[1:0]和变量选择引脚VS。如果为主动模式，FPGA很快就会给出有效的CCLK。VS信号只在主动BPI及其SPI模式中生效。此时，FPGA开始在配置时钟的上升沿对配置数据进行采样。

同步化

每一个FPGA配置数据流都有一个同步头，它是一段特殊的同步字。同步字主要用于帮助FPGA确定正确的数据位置。同步字之前的配置数据都会被FPGA忽略，也就是FPGA仅仅在同步化之后才正式开始接收配置数据。一般而言，同步字都是由0/1数目相同的二进制数组成的，如Spartan3为AA995566。

ID检查

FPGA同步化后，会自动检测配置流中的器件ID和目标器件ID是否一致。这一步确保了FPGA不会被错误的配置流误配置。

32位的ID中包含了28位的特征值和4位掩码。特征值包括厂商信息，器件族，器件规模等。当器件ID检查遇到问题时，FPGA会将内部寄存器的第一位ID_Err置高，软件也会显示错误信息。

载入配置内容

在ID检查顺利通过后，FPGA开始加载配置数据。

CRC校验

在加载数据过程中，FPGA会对每一帧数据进行CRC校验。如果失败，FPGA会将INIT_B信号拉低并终止配置过程。

启动序列

FPGA配置数据加载完后，FPGA进入启动序列。启动序列事件的默认顺序为先释放DONE引脚，然后激活I/O，最后启动写使能。实际使用中，可以通过BitGen参数对启动顺序进行设置来满足不同的需求。

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摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点，深入分析了FPGA上电时的配置步骤和工作时序以及各阶段I/O 管脚状态，说明了FPGA上电配置对电路功能的严重影响，最后针对不同功能需求的FPGA外围电路提出了有效的设计建议。

1 引言

随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。但是FPGA 大多数是基于SRAM工艺的，具有易失性，因此FPGA 通常使用外部存储器件（如PROM）存储必需的配置信息，防止设备掉电后FPGA丢失自我配置能力。但FPGA配置在一定的条件和时间下才能成功完成，随着FPGA容量的不断攀升，配置时间也被大大加长，上电时如不充分考虑FPGA的配置时序以及对其他器件的影响，根据常规经验设计电路，往往会影响系统其他外围器件的正常工作，严重时会导致整个系统的失效。因此，FPGA的配置方式和上电时序已成为系统设计的重要一环。

2 Xilinx

首先ram是存储器，是有大小限制的，这个可以根据数据总线和地址总线看出来。

地址信号需要你自己产生，你程序中应该还有一个控制模块，这个控制模块一方面接收你串口来的数据，一方面用来产生使能信号、写信号、地址信号。地址信号你可以用一个加法器，从0开始加，然后传递给ram就行了，先写地址总线，再写数据总线，这样稳定写。

是自带IP生成的内部ROM还是自己编写的？

一般内部ROM是有使能端（一般高有效，与芯片不一样），时钟，读写有效端，在上升沿读写地址和数据。

ROM的控制还是较容易实现，有问题再问。

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