eda的VHDL设计问题

３ 逻辑设计对电路结构的影响

还有一个使电路复杂化的原因是逻辑电路的输入项太多以致需占用过多的面积。我们从图3和图4两个相同功能的逻辑电路和他们对应的VHDL描述来分析。

比较两图可知，图3是二级逻辑门，每个输入信号与不只一个逻辑门相连，图4是三级的逻辑门，每个输入信号只与一逻辑门相连。由于级数少，延时也较少，因此图3的速度要比图4快。然而，由于图３的输入项要比图4大的多（10:5），因此，占用的面积必然也比图3大。图4是图3通过提取公因数（例中是B和C）得来的，这是把附加的中间项加到结构描述中去的一种过程，它使输入到输出中的逻辑级数增加，牺牲速度换来电路占用面积的减少。对于对延时要求不高的情况下采用这种方法分解逻辑电路以达到减少电路复杂度的目的。

通过以上简单、初步的探讨，我们可以知道，用VHDL进行集成电路的设计，牵涉到对VHDL语言的使用方法和对设计的理解程度。本文讨论了以下几个简化和优化电路设计的3个值得注意的方面：

（１）在用VHDL进行设计中要注意避免不必要的寄存器描述。

（２）在编写程序前要先对整个设计进行较深入的了解�科学的划分设计，多设想几种方案�再进行比较�用多个较少位数的单元取代较多位数的单元。

（３）在延时要求不高的情况下，可提取逻辑电路公因子�把它分解成含有中间变量的多级电路。

利用极点放置技术和电路改进技术对电路结构进行改进,然后用最小二乘法使群时延特性逼近一条直线,同时利用无约束优化算法对整个电路进行优化使幅　

　作为数字信号处理中的重要内容,数字滤波器广受关注,在通讯、图像处理、音频处理等领域得到了广泛应用。常见的数字滤波器主要分为有限长脉冲响应(Finite Impulse Response,FIR)滤波器和无限长脉冲响应(Infinite Impulse Response,IIR)滤波器。相比于FIR数字滤波器,IIR滤波器具有更低的群延迟,更高的计算效率和更好的频率选择性。但是,由于IIR数字滤波器的相位呈非线性,非线性相位导致非恒定群延迟。不同频率的信号成分通过IIR滤波器会产生不同的延迟,进而出现失真,因此,群延迟优化已成为IIR数字滤波器设计的关键问题。本文重点针对级联型IIR数字滤波器的群延迟问题,提出了一种群延迟优化技术,从以下几个方面展开研究:1在结构技术方面,为了减小由非恒定群延迟所引起的滤波器的输出信号失真,本文提出一种适用于级联型IIR数字滤波器的群延迟补偿优化方法。通过在级联型IIR数字滤波器每一级的输出连接全通均衡器,减小群延迟在通带范围内的变化。借助零极点分析,评估所插入的全通均衡器以及整个滤波器系统的稳定性。2在硬件描述及功能验证方面,本文采用Verilog HDL硬件描述语言对本文提出的级联型IIR数字滤波器进行设计,在Modelsim仿真平台上对其进行了模块仿真和系统仿真,并利用Matlab对滤波器的输入输出进行了频谱分析。此外,使用EDA工具DC(Design Compiler)对本文IIR滤波器进行逻辑综合,采用FPGA对并行和串行数据传输方式下的IIR滤波器进行了功能验证。3在芯片设计实现方面,基于本文提出的群延迟优化方法,设计实现了一种10位IIR数字滤波器。基于018μm CMOS数字标准单元库,用Synopsys公司的ICC(IC Compiler)完成自动布局布线与时钟树综合等数字电路设计流程,并进行了流片。最后本文给出了芯片封装和测试方案,并完成了芯片测试。对于本文提出的群延迟优化方法,当采用一阶和二阶均衡器进行电路优化时,在0~100Hz的通带范围内,分别将群延迟的变化量减小了2819%和4993%。通过与当前已有成果对比表明,本文提出的群延迟优化方法运算量小且易于实现。本文所设计的IIR数字滤波器采用018μm CMOS工艺实现,流片测试结果表明:滤波器的最高工作频率为18MHz,面积和功耗分别为0102mm~2和08490mW,具有较小的芯片面积和较低的电路功耗,更易于实际芯片实现,证明了所提出的群延迟优化技术符合心电采集系统低功耗和小型化的发展趋势。……

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