Verilog语言设计倒计时器，实现30秒倒计时，分辨率1秒，数码管显示倒计

用500Hz作为1s的计时时钟，每500下，计时器工作一下

30秒倒计时的使能，一个脉冲即可，然后依靠1中的计时器来倒计时从29到0

最后在倒计时的2-0，时输出高电平，2-1时或上500Hz的时钟给蜂鸣器，0时或上2000Hz给蜂鸣器

以上给出算法流程，代码自己写吧

没能明白这里Q2,Q3是干什么用的。可以把Q1直接赋值给alarm就行了；

这个设计里，如果要alarm为高，那么你的输入((nowhour1==sethour1)&&(nowhour0==sethour0)&nowminute1==setminute1)&& (nowminute0==setminute0))这个条件必须保持时间大于1个clk周期，否则，alarm无法变成高电平。

还有两个问题，Q1=1; 要写成 Q1<=1; else Q1 = 0;要写成 Q1 <= 0；你后边注意了，这里忽视了。

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