现在的芯片是多少纳米制程？

CPU：全线45纳米 年底进入32纳米 （摩尔定律） GPU：55纳米 年底进入40纳米 28纳米研究中 内存 90纳米-50纳米北桥 55纳米-45纳米 注：IBM 研究16纳米 中

1、CPU制程技术最小能做到011纳米。

2、芯片制程越小，单位体积的集成度越高，就意味着处理效率和发热量越小。

3、制程工艺的提升，决定3D晶体管横面积大小。在不破坏硅原子本身的前提下，芯片制造目

前是有理论极限的，在05nm左右，因为本身硅原子之间也要保持一定的距离。

4、制程工艺 就是通常我们所说的CPU的“制作工艺”，是指在生产CPU过程中，集成电路的精细度，也就是说精度越高，生产工艺越先进。在同样的材料中可以制造更多的电子元件，连接线也越细，精细度就越高，CPU的功耗也就越小。

3纳米指的是芯片的工艺制程，并不代表芯片有多大。

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芯片命名方式一般都是：字母+数字+字母。前面的字母是芯片厂商或是某个芯片系列的缩写。像MC开始的多半是摩托罗拉的，MAX开始的多半是美信的。中间的数字是功能型号。像MC7805和LM7805，从7805上可以看出它们的功能都是输出5V，只是厂家不一样。

后面的字母多半是封装信息，要看厂商提供的资料才能知道具体字母代表什么封装。74系列是标准的TTL逻辑器件的通用名称，例如74LS00、74LS02等等，单从74来看看不出是什么公司的产品。不同公司会在74前面加前缀，例如SN74LS00等。

芯片的本质就是将大规模的集成电路小型化，并且封装在方寸之间的空间内。英特尔10nm一个单位占面积5444nm，每平方毫米1008亿个晶体管。nm（纳米）跟厘米、分米、米一样是长度的度量单位，1纳米等于10的负9次方米。1纳米相当于4倍原子大小，是一根头发丝直径的10万分之一，比单个细菌（5微米）长度还要小得多。

芯片制造的过程就如同房子一样，先由晶圆作为地基，再层层往上堆叠电路和晶体管，完成所期望的造型。

芯片有各式各样封装形式

芯片封装最初定义是保护芯片免受周围环境的影响，包括来自物理、化学方面的影响。如今的芯片封装，是指安装半导体集成电路芯片用的外壳，起着安放、固定、密封、保护芯片和增强电热性能的作用，是沟通芯片内部世界与外部电路的桥梁（芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接）。

芯片的工艺制程nm数越小代表越先进根据国际半导体技术蓝图（ITRS）的规定，我们常所说的芯片14nm、12nm、10mm、7nm就是用来描述半导体制程工艺的节点代数，通常以晶体管的半节距（half-pitch）或栅极长度（gatelength）等特征尺寸来表示，以衡量集成电路工艺水平。

在不同半导体元件上，所描述的对象是不一样的，比如:在DRAM芯片中，描述的是在DRAM单元中两条金属线间最小允许间距Pitch值的一半长度Half-Pitch半节距长度；而用在CPU上时，描述的则是CPU晶体管中栅极的长度。

在电子显微镜下，32nm和22nm晶体管

但栅极长度并不代表一切，栅极之间的距离和内连接间距也是决定性能的关键要素，这两个距离决定了单位面积内晶体管的数量。

从晶体管密度来看，2014

年发布的英特尔14nm节点为每平方毫米3750万个晶体管，略低于台积电每平方毫米4800万及三星每平方毫米5100万水平。英特尔10nm节点晶体管密度为每平方毫米1008亿个，三星7nm节点为每平方毫米10123亿，基本持平；

台积电宣称初代7nm节点晶体管密度为16nm节点的约3倍、10nm节点的16倍，由此推算每平方毫米约8000万个晶体管，略低于英特尔10nm节点水平；而
2019 年台积电采用 EUV 工艺的 N7+节点也有望量产，晶体管密度提升20%，由此计算晶体管密度达到每平方毫米 1
亿个左右水平，将与英特尔、三星 2019
年量产工艺基本一致。

工艺制程的进步可以提高芯片的性能性能的提高具体包括了三个方面：规模增大、频率提高、功耗下降。规模对应的工艺指标主要包括晶体管密度、栅极间距、最小金属间距等。频率和功耗对应指标主要包括栅极长度、鳍片高度等。晶体管密度提高，可以扩大芯片的晶体管规模，增加并行工作的单元或核心，或者缩小芯片面积，提高良率并降低单位成本。

栅极长度越小，可使芯片的频率提高或者功耗下降。栅极长度缩小（或者沟道长度缩小）使得源极与漏极之间距离缩小，电子仅需流动较短的距离就能够运行，从而可以增加晶体管开关切换频率，提升芯片工作频率；另一方面，栅极长度缩小、电子流动距离减小可以减低内阻，降低所需导通电压，芯片工作电压降低，在相同工作频率下电压下降带来功耗降低（动态功耗
P=CV^2f，功耗与电压的平方、频率成正比）。 

芯片频率的提高与功耗下降两个目标此消彼长，不可兼得。晶体管的功耗包括静态功耗及动态功耗两部分。静态功耗是电路稳定时的功耗，即常规的电压乘电流；动态功耗指电容充放电功耗和短路功耗，即晶体管在做
1 和 0
的相互转换时会根据转换频率的高低产生不同大小的功耗；

根据登德尔缩放比例定律，晶体管面积的缩小使得其所消耗的电压以及电流会以差不多相同的比例缩小。比如：晶体管的大小减半，静态功耗将会降至四分之一（电压电流同时减半）。在产业初期根据登纳德缩放比例，设计者可以大大地提高芯片的时钟频率，因为提高频率所带来的更多的动态功耗会和减小的静态功耗相抵消。

大概在
2005
年之后，漏电现象的出现打破了原先登纳德所提出的定律，使得晶体管在往更小工艺制作时候的静态功耗不减反增，同时也带来了很大的热能转换，使得芯片的散热成为了急需解决的问题。

因而芯片已无法继续在增加频率的同时降低总体功耗，根据动态功耗 P=CV^2f 可以得出，频率提高与功耗下降两个目标的关系是此消彼长的，需要根据芯片设计可以在两者之间寻求平衡。 

在栅极长度（或沟道长度）缩小到一定程度后，就很容易产生量子隧穿效应，会产生较大的电流泄漏问题。所以才出现FinFET即鳍式场效应晶体管技术，晶体管从2D平面结构进入3D鳍式结构，提高鳍片高度（FinHeight），可以减少漏电的发生，进一步提高性能或降低功耗。

在FinFET结构中，三个表面被栅极围绕，能有效控制泄漏。提高鳍片高度，栅极对电流的控制能力更强，可控性的提高使得栅极能够使用更低的电压来切换开关，使用更少能量即可以开启/关闭。同时电子在三个表面流动，增加了流动电子量，进一步提高了性能。 

持续提高芯片性能是先进制程的核心追求历年先进制程均率先应用于旗舰级智能手机AP或计算机CPU等。手机主芯片通常采用最先进两代工艺打造，旗舰手机主芯片走在制程前沿，最先进制程推出后即开始采用，新制程出现后向下转移，而中低端手机主芯片通常采用次顶级制程打造。 

目前7nm及10nm主要应用包括高端手机AP/SoC、个人电脑及服务器CPU、矿机ASIC
等。14nm主要应用包括中高端手机AP/SoC、显卡GPU、FPGA 等。较为成熟的28nm
节点主要应用包括中低端手机、平板、机顶盒、路由器等主芯片。

先进制程竞争已成为影响芯片决定因素
工艺提升对于芯片性能提升影响明显。工艺提升带来的作用有频率提升以及架构优化两个方面。一方面，工艺的提升与频率紧密相连，使得芯片主频得以提升；另一方面工艺提升带来晶体管规模的提升，从而支持更加复杂的微架构或核心，带来架构的提升。

随着制程节点进步，可以发现频率随工艺增长的斜率已经减缓，由于登德尔缩放定律的失效以及随之而来的散热问题，单纯持续提高芯片时钟频率变得不再现实，厂商也逐渐转而向低频多核架构的研究。
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4位芯片是90纳米
这是英特尔公司在2002年生产出来的奔腾4处理器的水平。
英特尔公司的奔腾4处理器，集成的晶体管数量大约只有3亿个。跟现在的5纳米芯片的150亿晶体管数量相比，两者之间技术相差的10代以上。现在90纳米的芯片，不只是用于工业设备，还有汽车上面。手机和电脑早就淘汰，无法使用了。

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