fpga调节相位延迟

设置输入延时,只是客观描述外部信号,即数据和时钟和相位关系。只要知道综合工具这种相位关系,剩下的调整是综合工具自动完成的。

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虽然综合工具可以调整内部延时,从而达到内部D触发器正确采样的目的,但这个延时是有一定范围的,存在无论怎么调都无法满足的情况。

有赋值符号 <= 就可以了，这个符号是延迟一个时钟的。而 = 是不延迟的。

module(clk,i,0);

input clk,i;

output 0;

always @(posedge clk)

begin

0<=i;

end

endmodule

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