晶圆map图什么意思

JMP软件中的晶圆图( Wafer Map)分析
2016-03-24 原文
关键词：芯片 良率分析 晶圆图 质量管理 JMP Minitab
半导体芯片的生产，简单来讲，是将电路通过各种复杂的物理化学方法制作到晶圆上，在生产的最后阶段会进行不同电性功能的测试以确保产品的功能性，而利用这些测试结果再结合晶圆的形状所产生的图形就是晶圆图(Wafer Map)。晶圆图是以芯片(Die)为单位的，将测试完成的结果用不同颜色、形状或代码标示在各个芯片的位置上。
半导体业内人士都知道：晶圆图是提供追溯产品发生异常原因的重要线索，通过晶圆图的空间分布情况及其模型分析，可以找出可能发生低良率的原因（例如有问题的机台或异常的制程步骤等）。所以，哪怕当前的良率较高，每个工厂也会记录每片晶圆经过测试后产生的晶圆图，以作为工作报告的必备内容或者事故诊断的重要依据。
虽然现在的不少半导体加工设备本身就提供了一些制作晶圆图的功能，但基本上都是些简单且固定的模式，工程师们稍微有些新想法、新要求就无法实现了。我们老板想省钱，前两年想请IT部门配合用Excel中的VBA开发一个具有定制化功能的晶圆图分析软件，但实施起来遇到很多困难，最后这个项目也就不了了之了。上个月参加了JMP中国区的技术专家到我们公司做的“数据可视化”培训，意外地发现用JMP可以轻松制作出适合我们实际需要的晶圆图。
据我所知，JMP在半导体领域相当普及，无论是搞研发、设计、生产、工艺、质量还是六西格玛的，都会用得到它(这个领域好像Minitab用得不多-题外话)。用JMP软件绘制晶圆图的方法有好几种，最方便的是用“图形生成器（Graph Builder）”，将数据拖入JMP图形生成器的制图区域即可得到，其中用颜色来表示不同的测试结果。

代表合格、用1~7分别代表七种不同缺陷的晶圆图。够直观的吧？只要有规律地修改JMP数据表中各行的“行标记”就行了。

实际工作中有时候需要制作上面两种Bin Wafer Map之外，有时候还需要制作Parametric Wafer Map。它与前者的主要区别是需要在图形上增加等高线图Contour Plot，这在JMP软件中也很方便。下面的这张Parametric Wafer Map也是用JMP的“图形生成器（Graph Builder）”完成的，从中可以直观地发现连续型测量值的变化规律，帮助工程师判断制程变异趋势。

度任意旋转，挺好玩的。

其实，最让我感兴趣的还有用JMP软件自带的编程语言JSL（JMP Scripting Language）把JMP的图形生成器、地图、数据过滤器、图形与数据源的链接、方差分析、相关性与回归等功能整合在一起，开发出一套既满足工程师个性化查询要求、又符合公司标准化自动分析标准的良率分析（Yield Analysis）系统。
这对于我来说，还需要一段时间。目前我还只能达到基于Wafer Map为分析的初级阶段。具体地说，我编写的脚本运行之后，还只能自动生成类似如下的界面，用来观察不同Lot之间、不同Wafer之间的质量波动情况。路漫漫其修远兮，我还要求索求索。

不过，因为这样类似于模版的东西可以进行自动分析和更新，已经节省了我们很多时间，可以有更多的时间搞一些其他更重要的事情(当然，数据分析也很重要)。老板还让我过段时间搞个内部培训(压力大啊)，确保部门里的同事都会看、会用。这让我信心大增的同时也总感觉一个人自学进步太慢。各位如果在半导体工艺优化、质量管理以及JMP软件的使用等方面有什么心得和经验，还希望能够交流交流，共同提高。
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半导体Wat是指晶圆生产出来后，在出晶圆厂之前，要经过一道电性测试，称为晶圆可接受度测试（WAT）。

晶圆生产出来后，在出晶圆厂之前，要经过一道电性测试，称为晶圆可接受度测试（WAT）。这个测试是测试在切割道（Scribe Line）上的测试键（TestKey）的电性能。测试键通常设计有各种原件，例如不同尺寸的NMOS、PMOS、电阻、电容以及其他工艺相关的特性。

这一道可以当做是初选。那些有严重生产问题从而使得测试键的电性能超出规格之外的晶圆会在这一道被筛选出来，报废掉。这一道报废掉的晶圆，因为还没有出货到客户手里，所以是不收取客户钱的，由晶圆厂自己吸收。

未来两年全球晶圆厂设备开支持续增长。疫情对全球半导体行业带来深远影响。需求 端，居家及远程办公带来笔电等消费电子需求激增，此外全球正步入第四轮硅含量提升 周期，服务器、汽车、工业、物联网等需求大规模提升。

CPU的的单核性能有多重要，这个不用再重复了，但是CPU的单核性能可以无限增加下去吗？回答这个问题之前，先说一个小故事吧。很多年前VIA威盛还可以跟英特尔硬刚，那时候是Pentium 4时代，英特尔在CPU频率不断突破1GHz、2GHz、3GHz之后要做更高频率的CPU，放言称奔4频率上4GHz，后来就有了英特尔前任CEO巴瑞特下跪的一幕，因为英特尔在奔4时代并没有如承诺的那样推出4GHz高频的产品。
但是很多人不知道的是，4GHz并不是英特尔当时的最终目标，2001年的IDF会议上英特尔曾经表示奔4处理器可以上10GHz频率。如今18年过去了，这个目标一直都没实现，（硅基时代）可能永远都无法实现了。
这件事就能说明CPU频率不是想提升就提升的，奔4时代过去这么多年了，其实CPU的主流频率依然在4GHz左右，英特尔虽然在酷睿i7-8086K上首次实现官方5GHz频率，但绝大多数处理器日常使用的频率都没这么高，高负载下频率在4GHz出头就不错了。

制约单核性能超强的CPU出现的第一个问题就是频率无法大幅提升，而这个因素也跟现在的制程工艺有关，实质上是摩尔定律已经失效了，这个影响了半导体行业50年的金科玉律随着硅基芯片物理极限的到来已经失效了，从28nm节点之后其实就没有带来很大的性能改进了，而且功耗问题也越来越严重。

大家都知道理论上制程工艺越先进（制程数字越小），CPU性能会更高，功耗、发热会更低，但是实际上这个问题很复杂，CPU的功耗可以分为静态功耗（Static Power）及动态功耗（Dynamic Power），前者主要是漏电流引起的，制程越先进，漏电流又有增加的趋势，而动态功耗可以用1/2CV2F这个公式来计算，F频率越高，动态功耗就越高。

为了上更高的频率，电压增加不可避免，但电压高了功耗也高了，总之静态功耗、动态功耗的存在就决定了CPU频率越高，功耗就会极速增加，将会严重影响处理器的性能表现，因为要降频。
说到这一点，英特尔的14nm工艺虽然被人调侃挤牙膏，但从技术上来说真的很牛了，从Skylake架构的第一代14nm到现在Coffee Lake的14nm++工艺，性能提升26%，或者功耗降低52%，在不改变基本结构的情况下这个成绩很难得。

制程工艺的放缓导致CPU频率不可能大幅提升，有很多人会想到那么有没有非常牛的CPU架构让IPC性能大幅提升呢？理论上这种思路是可以的，但是现实很残酷，CPU架构还是要服从半导体工艺物理定律的，没有先进的工艺，再好的CPU架构也不可能实现。
此外，即便不考虑工艺对CPU架构的影响，单纯说CPU架构的话，不论是X86还是ARM架构，在64位时代CPU单元不外乎就是ALU单元、缓存、I/O等子单元， 但是不论提升那部分单元，归根到底还是要算到晶体管数量上来，还要考虑提升导致的成本——这个成本不只是钱的问题，比如提升L1/L2/L3缓存可以提高性能，但是缓存占用的核心面积很大，而且还有命中率及命中惩罚的问题，不是随便加加单元就行的。

此外，CPU的内部还可以分为整数部分、浮点部分，前者对日常使用很重要，浮点性能对计算更重要，但CPU的浮点性能并不是日常所需的，所以大家普遍感觉不到这部分的提升。

支持AVX512的酷睿i9-7900X浮点性能提升很大

公平地说，近年来CPU浮点单元的进步是符合题目所说的单核超强的要求的，因为从SSE到AVX到AVX2再到最新的AVX-512，CPU浮点性能是有大幅提升的。如英特尔所说：“借助多达两个512位融合乘加 (FMA) 单元，应用程序在512位矢量内的每个时钟周期每秒可打包32次双精度和64次单精度浮点运算，以及八个64位和十六个32位整数。因此，与英特尔高级矢量扩展 20（英特尔 AVX2）相比，数据寄存器的宽度、数量以及FMA单元的宽度都增加了一倍。”

但是前面也说了，CPU的浮点性能不是日常所需的，整数性能更加重要一些，但是整数单元性能提升就没这么明显了，导致很多人以为CPU架构多年来挤牙膏。

多核CPU就是因为如今的单核CPU已经难以大幅度提升性能才诞生的，像X86和ARM这类通用处理器架构，一旦进入成熟期想通过修改架构来提升性能难度非常大，相比为了单核性能而消耗的时间和人力成本是相当不划算的，可以参考下奔腾4当年为了提升单核性能而造成的失败后果。
单核性能的提升除了架构以外很重要的一点是取决于频率和缓存，而频率限于CPU温度和功耗不可能增长太快，缓存限于CPU面积和成本同样不能快速增长，这样频率和缓存只能依靠半导体工艺的进步来逐步提升。
最无奈的是，如今半导体工艺进步的越来越缓慢，单单是英特尔从14nm到10nm就用了好几年的时间，工艺进步慢，CPU的单核性能和效率就难以大幅度提高，英特尔又不可能把X86架构大幅改动，即使ARM处理器工艺进化更快，但是受限于手机对续航和芯片面积的要求，CPU的单核性能仍然无法大幅提高。
相比之下，CPU通过增加核心数的方式来提升性能是效率最高的，因为CPU每个核心几乎都是相同的，只要整体架构定型，设计制造起来相对容易得多，而应用程序通过多线程优化可以有效利用到多核CPU，最高甚至能达到翻倍的提升，这可不是单核简单提升一下频率和架构就可以达到的幅度，比纯粹做单核的性价比高多了。
就这样随着多核CPU普及，支持多核的应用程序也越来越多，多核CPU也就越来越吃香，当然如果拿多核CPU的晶体管来做一颗超强单核也未必不可，但是这对制造商的良品率要求太高了，因为是单核CPU，一旦晶圆和芯片上有一点瑕疵就可能使CPU报废，而多核CPU可以通过屏蔽核心来降级销售，成本和利润自然无法相比。

英特尔、高通、联发科都是企业，必须要权衡成本和利润，综合来看，做多核CPU的好处自然更符合它们的利益，即使是苹果，也是在不断增加A芯片的核心数，所以多核CPU是大势所趋。

技术路线的选择要考虑可行性，所谓可行性不仅仅包括能否实现，还包括实现难度是不是在可接受的范围，实现的成本是不是可以承担。而题主说的把CPU做成一个性能超强的单核，技术难度大，成本也高，并不实用。 CPU之所以选择了多核心发展，就是因为单核心很难继续做下去，无法持续稳定提高性能，厂商才做的多核心。
单核性能的提高遇到了瓶颈，多核处理器技术的成熟共同决定了多核处理器成为技术发展的主流选择，而单核处理器被抛弃。
我们看看当年的几代入门级处理器的性能，就会发现，单核性能的提升已经进入了瓶颈期。 第四代入门级的 i3 4130 CPU，单核性能成绩为 1982。上一代入门级的 i3 3220 CPU，单核性能成绩为 1759。再上一代入门级的 i3 2130 CPU，其单核性能成绩为 1744。经历三代升级，性能的提绳微乎其微。一般认为，只有性能提升五成以上才会有比较直观的感受。因此，单核性能的突破是一个难以克服的困难，不一定说完全不能实现，但至少是一件非常困难的事情。从理论上来说，从1990年左右开始，提高芯片的性能主要方法有两种：

1在有限面积内加入更多的场效应管。

2提高时钟。

经过二十多年的发展之后，我们已经几乎把这两种方法应用得炉火纯青，单核CPU想要继续突破面临着难以克服的功耗和发热问题，而时钟也会受到限制。相比之下，多核CPU可以通过并行计算实现降低时钟的目的，与此同时维持原有的计算能力。而多核处理器的协同能力则随着技术成熟而变得稳定高效，在这个情况下，回归单核路线，尝试做一个超强的单核处理器是不符合现实需求的做法。
而从另外一个角度来说，就算我们继续发展单核技术，不计代价投入，不计成本生产出来。但是，理论来说，单核处理器的性能是会有上限的，这个上限一定会比多核处理器低。 这就好比一个人可以通过锻炼提高身体力量，但是你再能打，来十个二十个人，你也够呛能对付吧？所以，个体的提高很重要，但是多人合作，良好的协作才是提高战斗力更有效更现实的选择。同样的道理，当多核处理器可以良好协作的时候，取代单核处理器成为技术选择的主流也是情理之中的事情。超强单核的技术构想则不实用，太昂贵，并不存在实际可行性。

我给你解释一下你使劲理解一下



计算机处理器有个参数叫频率什么24G 45G啊这个是指一秒钟有多少个时钟周期不是指令周期指令周期一般为1-12个时钟周期甚至更多一般只有内部寄存器读写指令加减乘指令能做到1时钟周期而内存存取指令的周期数很高所有数据都在内存根本无法有效减少内存读写指令需要注意的是内存读写速度基本是恒定的也就是CPU快没用比如假如在24G的处理器中读内存中的数据为6个时钟周期那么在48G的处理器就需要12个时钟周期也就是说在04G的处理器里是一周期所以单纯提高频率提高性能微乎其微



最先想到的就是利用CPU在等待读内存数据的周期中提前读下一个内存中的数据这一系列技术最早叫预读但代码有条件跳转能判断条件跳转的预读叫分支预测预读的层深叫流水线



流水线并不完美在多任务 *** 作系统中 *** 作系统的时间片是通过保存和恢复整个寄存器实现的术语叫保存恢复现场这样切换会严重破坏预读的成功率影响预读命中率导致CPU仍然需要等待读取数据解决这个问题的办法就是两个处理器核心分别处理两个进程当进程为3-4个的时候在单核处理器上程序一定会正常运行但破坏预读性能运行效率很低也就是说1个4G的核跑4线速度不如4个1G的核跑4线



所以提高频率完全不会显著提高处理器性能而提高核数会提高性能很明显

理论上工厂建一个超级大的生产线就可以，那为什么要修好多厂房和生产车间呢？

一条生产线建的再大，也只能保证用最快的速度生产完一个批次的产品。如果要同时生产好几个批次和品种的产品呢？那是选择用这个超大生产线一个一个批次生产，还是建几个生产线同时生产更好呢？

同样的，做一个超级大核只能保证用最快的时间完成一个任务。但是，如果你的电脑要同时完成几个任务呢？你是选择让这个超级大核一个个任务去做，还是选择做几个小核分别去做？

结论：

大多数时候手机和电脑要同时处理的是很多个任务，这时候让多个小核分别处理比让一个大核排队处理更高效。而一个大核的制造工艺更麻烦，发热功耗比几个小核更难散热。

再举个不恰当的例子，你要从北京送一个火箭去西昌，只能用火车拉，但是你要从食堂送几份盒饭到宿舍楼，最好还是叫几个快递小哥骑电动车给你送吧。我们日常使用手机和电脑遇到很多小任务的场景远比需要处理大任务的场景多，所以做很多小核远比做一个大核更实用。毕竟不是每个人一天到晚都有火箭需要送到西昌。但是几乎每天都有人需要订外卖。

这么说吧，一个加工中心，有个分开的原料仓库，用一辆10吨大卡车运材料，运一次可以满足一天生产。后来产能提升，品种有多了，又在不同地点造了几个仓库，这时要满足生产要么原来的车加快速度不停的运（加快频率），要么买个50吨的车，每个原料还是每天运一次，运一次管几天（加强单核运算能力），还要么换几台5吨的，分开运不同仓库（多核）。

那么问题来了，在同时生产多个产品，且产量都不高，而且生产仓库分散的情况下是用一个50吨的车来运，还是用几个5吨的车来运合算？

所以单核强劲固然好，但往往运用时更多时候要同时处理几个任务，这样多核更适用。

苹果单核强劲，那是因为苹果都是单线程处理的，不像安卓后台会挂一大堆进程
cpu做成一个强劲单核心是可行，只要频率够高，制作工艺够先进，高速缓存l1 l2 l3参数不低于 l1不低于8way 64k，不过单核心效率就算够高，都只能处理一件任务事情，而且达不到节能效果，发热方面高频u会比低频多核心cpu高，这是其一，其二因为单核心物理核心很容易使用达到百分之99，那么你要是多开个qq很容易造成系统未响应卡顿，相反你使用2个核心或者以上，因为其核心数量多，在处理器占用方面随之减少，那么这个时候你就可以做更多的下载之类任务，或者网游多开更多窗口，同时登陆多个帐号，这是为何处理器不向单核心高频率发展，而走向更多核心路线发展的原因，现在不管是amd 还是英特尔公司都往核心数量不断增多 就是有用户觉得以前处理器处理数据效率太低，不如现在多核心，所以2家公司都把核心数量推上8核心或者以上，处理器分为民用，商业用，国家监测国防部用，微软云端服务器，为了节能环保，达到低碳，2家公司都往多核心发展，而不是一直走高频路线就可以，线程数量也在不断增加。超线程效率比单线程效率高，何必只做1核心1处理器线程，给你研发个6ghz单核，它能使用范围也是很窄，要来什么用，所以不是单核心技术达不到超强效率，也不是技术做不到，而是无那个必要去实现浪费时间得益不明显。
后面我们来说说关于多核心存在的意义，存在即合理，那么为何要做那么多核心，而不是4核心呢，这个要从网游时代 游戏 多开说起，就我自己玩的网游剑灵，双开把amd fx8320 关闭核心到4个核心4个线程，此时处理器占用使用为89%，其次像一些使用格式化工厂转码类软件hd 1920x1080高分辨率转换下都会占满100% cpu及线程,日常4k视频转码
不在话下，虽然说当年snb处理器双核心4线程i3就能干翻fx 4300跟6300差不多持平这样的处境，问题是2160p硬解一个已经爆占满了占用100开始卡顿，fx 6300则没有，处理器多核心战未来，虽然路漫长但是已经是 如今的趋势， 不然英特尔不会把堆核心到10核心出现了i7 6950x，i9 9900k ，频率再高单核心再强，cpu资源抢夺厉害核心数小不足的地方，不利于大数据流处理，最终导致结果必然为以卡顿告终或处理器造成程序无响应，所以多核心发展出来意义非常之重大，尤其是服务器它的核心数量一般是民用2倍或者8倍多的核心，电脑真的不是只是用来玩 游戏 这一用途，你要明白，计算机它的用途很广，计算机主要工作还是以计算速度快慢为主要，32多核心处理器不但是跑分高那么简单，它的渲染速度都不是8核心能比较的因为它的核心数量多，速度是比8核心快4倍，再举个列子fx8跟翼龙x6 跑分差不多，核心数量只差2个，线程也是2个，但是跑r15浮点运算软件速度比较慢，x6可以花费1分钟才跑完，而fx8只需要45秒，这个时候就体现出多核心的价值了，现在锐龙8核心16线程比8核心8线程推土机渲染快2倍那么多，道理也是一样。
首先我们要清楚如何衡量单核CPU的性能，首先自然是频率，频率更高意味着一个时间周期内可以处理更多的数据，不过光有频率还不行，其次还要看架构等方面，这方面的表现可以通过IPC性能来进行衡量，简单来说就是同样的频率下面，谁的单核心性能表现越好，IPC性能越强，所以提升单核性能可以通过提升IPC性能和频率来实现。

而这些年以来，芯片厂家为了提升性能，在单核性能上就是通过频率和架构的进步来实现的，频率方面，1981年IBM电脑CPU频率477Mhz, 1995年intel CPU频率100Mhz，2000年AMD率先突破1Ghz，2003年intel CPU频率达到了37Ghz，而目前最高的单核频率才53GHz，可以看到 历史 上的一段时间里面，频率的增长是很猛的，而这自然带来了性能的提升，但是可以看到2003年到现在，频率提升已经无法和以前相比了。

至于架构方面，PC那边大家比较熟悉的AMD Zen1，Zen2，Zen2+，Zen3的架构，每次都会带来性能的提升，Intel那边也是如此，ARM处理器也是如此，从Arm V4到V9版本升级，而且在每个版本内部，还可以进行细分，实际上随着频率提升的变慢，通过架构升级来实现性能提升已经是目前最常见的手段之一了，不过这个地方的升级也不是随随便便的，一般来说一个全新的架构出来后，这个架构会使用较长的一段时间，会在这个架构的基础上进行优化迭代，这方面Intel的Skylake就是典型。

频率提升基本上遇到瓶颈了，架构的升级也不是那么随随便便的，而用户对性能的追求又是没有止境的，所以单核的确是不够用了，这种情况下厂家就想到了超线程，多核心等技术来提升CPU的性能，因此现在市面上的处理器基本上都是多核心的了，所以就目前的实际情况来看，如果可以做出超强的单核，自然不需要多核心了，但问题是很难做出这样的单核产品。

技术方面主要是CPU频率提升遇到了能耗这个瓶颈。因为CPU的能耗和时钟频率的三次方成近似正比关系，CPU频率在3Ghz之后, 继续提高频率会使CPU面临发热烧毁的危险，而且随着工艺的提升，晶体管密度的增加，积热问题也越来越严重，会加剧烧毁的可能，所以频率这个路子的确是很难走下去了，而架构升级，说白了就是PPA的取舍，存在能耗和芯片面积的制约。

总之单核性能当然是越高越好，但是目前的技术而言，就算是做出一个很强的单核处理器，其整体性能也不会超过那些高阶的多核处理器，而且目前的 *** 作系统是多任务的，这也让多核处理器有了用武之地。

回答不出这个问题，，因为不懂，，因为不能装懂，，所以，，只能交个白卷，，在问题下面，，写个解字，，或，，写个答字，，不再有下文，，等待，，等待，，等回答问题的人，，多了，，我答不出题，，也囫囵吞枣，，也一知半解，，晓得一点点，，一点点，，拜读了别人的答题，，我明白一点点，，觉得多核比单核好，，单核好比内置，，多核好比外挂，，就好比人体消化系统，，有器官，，有组织，，有细胞，，一圈圈，，共同属于一个消化系统，，，

1单核性能提升幅度有限，频率有5G瓶颈，再高频率有电子隧道效应，功耗直线上升，稳定性下降；

2单核在一时刻只能做一件事情，没办法让任务流起来，即使有指令流水线，也只是缩短了指令的平均执行周期，一个时刻仍旧最多只有一个指令被执行；

3多核CPU可以让多个任务同时执行，软件优化后还可以让一个任务拆解在多个核心上运行，大大提高执行效率

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒91兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用25D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限;非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快如何确保多个CPU核心访问共享缓存时的缓存一致性限制速度的瓶颈是什么 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

2015年6月，AMD发表Radeon Rx 300系列有搭载HBM技术的显卡。

HBM比起GDDR5拥有更高的带宽和比特，比特部分每一颗HBM存储器就高达1024位，存储器时钟频率只有500左右，电压也比GDDR5小，还能缩小存储器布置空间，不过制造困难成本也高，所以供应量非常少。在HBM发布之后，HBM 2也成功开发出来，存储器比特提升至两倍。

扩展资料

目前在显存行业有两个方向，一是传统的GDDR继续演化，NVIDIA RTX 20系列已经用上最新的GDDR6，二就是高带宽的HBM，已经进化到第二代，NVIDIA、AMD的专业计算卡以及AMD的部分高端显卡都配备了它。

除了显卡，HBM还可用于高性能计算、服务器、网络、客户端等诸多领域，大容量、高密度、高带宽、高能效是其显著优势。现在，标准组织JEDEC公布了JESD235 HBM DRAM显存标准规范的升级版“JESD235B”，容量和带宽都大为提升。

参考资料来源：百度百科—GDDR5

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