就是通过一个USB3300芯片 一端通过PHY连接FPGA 另一端通过 usb口连接PC或其他 通过P

通常出现这种设计的时候，都是用USB PHY来验证usb ip，以保证tape out时候的正确，如果是这样的话，是不需要你去写这个协议的，因为这个协议加phy就整个USB 20的IC方案了，要搞定这个usb20可不是件容易的事；通常是买USB20的ip来解决。之所以需要usb phy是因为它是模拟的，FPGA无法实现模拟验证。
至于这个USB3300实现哪些功能看它的spec是最清楚的，有一部分数字的，大部分是模拟的。

呵呵。不知道你用的是什么FPGA。数据时钟速率挺高的。特意看了下这个9222的资料。觉得这个设计困难的地方就是IO这边了。
一一解答：
LVDS的差分信号在PCB方面的布线不仅需要等长，而且阻抗是有要求的。Altera和Xilinx的文档有这类example design
第二：就是ADC和FPGA的直接相连：Altera系列支持到支持600Mbps的器件有：cycloneIII，stratixII以上，还有最新的Arraia可以支持到LVDS 600+。Xilinx方面spartan3，vertix系列支持。
第三：FPGA方面。差分对是需要经过约束才可以使用的。无论是Xilinx还是Altera。首先是管脚。可以从Assignment或者UCF里面约束至对应管脚。pin planner里面以对应的图例会表明一对差分信号的输入口分别以p，n表示。第二是需要约束输入至第一个寄存器的延迟时间。这个参见下面的example。
数据窗口可能的确有点小。呵呵，这块AD好像用于医疗方面的，精度很高。
给出参考设计吧。
Altera：
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