急求一Verilog程序

module Verilog(A,B,C,D,Y);

input [3:0] A,B,C,D;

output Y;

wire [7:0] X;

reg Y;

assign X={A,3'b0}+{B,2'b0}+{C,1'b0}+D;

always @(X)

begin

if ((X>8'h4)&&(X<=8'hf))

Y=1'b1;

else

Y=1'b0;

end

endmodule

该程序经过仿真，结果正确。

看目录结构，就知道这个肯定是很规范的工程。

bin里面应该是需要的脚本。

doc里面是相关文档

sim=simulation。里面应该是相关的仿真的波形或者testbench放的地方

syn=synthesize（综合），应该是经过向相应工具综合后的门级网表

src里面应该是存放相应源代码的地方

看看src里面的东西，有没有一个打开工程的目录。还得注意下，你用的是什么软件去编译verilog。如果用的不一样，就直接把各个文件添加进去，还有testbench。

（以上是我根据自己经验看的，如果不对还忘见谅，可以把更详细的东西贴出来，我们一起看看，谢谢）

你前边说

按下btn[0]，做减法

按下btn[1]，做加法，结果后来程序又成了s来决定加还是减，你干脆把s接到按键上，不按下加，按下减就可以了。

还有需要注意的是，你的输入input[7:0]sw 应该接到拨码开关之类的输入上面，若你只有四个拨码开关，可以在程序中零其余四个为0（接地），拨码开关给四个1排列下就有不同的数值了。

不懂再问。

verilog用ALTERA软件编写vcs。

如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。

verilog设计：

描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成。

而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。

使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。

以上就是关于急求一Verilog程序全部的内容，包括:急求一Verilog程序、verilog程序怎么运行啊~~、verilog小程序等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！