fpga时序通过但程序出问题

程序设计问题。

FPGA时序通过后，需要编写程序来控制FPGA的输入输出。程序设计可能存在问题，如逻辑错误、数据类型不匹配等，导致程序运行错误。

FPGA时序是指在FPGA芯片内部以及与外部器件之间，各种数据信号和时钟信号的传输时间和延迟时间等参数的规定和限制。

fpga程序接收数据速率高,普通程序接收数据速率低。

1、fpga程序有通信高速接口设计,接收数据速率高。

2、普通程序数据速率低,接口设计很普通,出数据的时间长,做起来不方便。

来，给你详尽的解答下。。这段话都放到我的论文里了。

根据上电配置FPGA的过程中的状态，数据配置可分为3种方式写入FPGA中[39]。

（1）AS（ActiveSerial，主动串行）配置方式

在AS配置方式下，由FPGA器件主动输出控制、同步信号和时钟给外部的专用配置芯片，配置芯片收到FPGA的命令后，就把内部存储的配置数据发送到FPGA中，完成配置的过程。其中只有Stratix II系列、Cyclone系列、Cyclone II系列和CycloneIII系列器件支持这种配置模式。CycloneII系列还支持40MHz的快速AS配置方式。AS配置方式是将程序编译后的文件下载到EPCS4中保存，再次上电时系统会先从EPCS4中读取数据进行相应的配置，一般在设计完成时使用。

（2）JTAG（JointTest Action Group）配置方式

JTAG是IEEE11491边界扫描测试标准接口。大多数的ALTERA FPGA都支持JTAG配置方式。应用Quartus II软件通过下载器将配置数据下载至FPGA中。在调试阶段一般选择JTAG配置方式，直接将编译生成的SOF文件下载到FPGA中，掉电后数据消失。

（3）PS（PassiveSerial，被动串行）配置方式

在被动串行配置方式下，系统是通过外围其他的器件来控制配置过程的，这些外围器件可以是配置芯片、CPLD和微处理器等，在配置过程中FPGA完全处于被动状态，只能够输出一些状态信号来响应这个配置过程。如果只选用一种配置方式，则可以将MSEL1和MSEL0直接接地或接VCC。如果选用多种配置方式则需要用FPGA对MSEL管脚按照上表中的值进行电平切换。MSEL管脚在配置开始之前必须处于稳态，不能悬空。发送端主控芯片选择的是ALTERA公司的Cylone II系列芯片EP2C8144TC8N。

[39] Altera CorporationCyclone II Device Handbook [EB/OL]2008

你买的fpga是基于sram的工艺，掉电程序确实会消失，只是在运行时程序存在sram中。JTAG一般用来调试，在通电的情况下把程序烧到sram中，断电又没了；AS是主动模式，fgpa在上电的时候主动从epcs芯片中读取数据放到sram中，这样也能工作了，每次上电那一瞬间fpag都会从epcs里读取数据然后正常工作，所以用起来像是烧到fpga里一样。PS就是被动模式，由一个外部的CPU给fpga输入程序，用的不太多。所以，你想“程序烧到内部”，应该是用AS模式把程序烧到EPCS里，每次上电的时候fpga都会从中读取数据然后正常运行的。看起来就像是烧到fpga里面一样。如果要“真的”烧到fpga里面，是有基于flash工艺的fpga，可以直接烧到fpga里面的flash里，也就不需要ecps芯片了，不过商业或者民用领域不太常用。

你买的这个板子也不是这种。

on-chip-memery就是fpga用内部的资源撘成一个ram或者rom。fpga里面都是ram，这个没问题。那rom其实也是一个ram，只是上电的时候fpga从epcs里面读取了固定的信息放到这个ram里，所以用起来就像rom一样。

FPGA是什么？FPGA现状？如何学习FPGA？

FPGA介绍

FPGA是现场可编程门阵列的简称，FPGA的应用领域最初为通信领域，但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。越来越多的设计也开始以ASIC转向FPGA， FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。

FPGA人才需求

中国每年对于FPGA设计人才的需求缺口巨大，FPGA设计人才的薪水也是行业内最高的。目前，美国已有FPGA人才40多万，中国台湾地区也有7万多，而中国内地仅有1万左右，可见中国渴望有更多的FPGA人才涌现出来。

如何学习FPGA？

FPGA对我们如此重要，那么对于初学者来说，到底该如何学习FPGA呢？学习一门技术最好有合适的指导老师，这样对掌握FPGA技术更容易，可惜的是大部分的学校还未开设相关的课程，也缺少具有实践经验的老师，那么如何才能找到一种捷径帮助初学者快速学会如此具有竞争力的技术呢？

（1）掌握FPGA的编程语言

在学习一门技术之前我们往往从它的编程语言开始，如同学习单片机一样，我们从C语言开始入门，当掌握了C语言之后，开发单片机应用程序也就不是什么难事了。学习FPGA也是如此，FPGA的编程语言有两种：VHDL和Verilog，这两种语言都适合用于FPGA的编程，VHDL是由美国军方组织开发的，在1987年就成为了IEEE的标准；而Verilog则是由一家民间企业的私有财产转移过来的，由于其优越性特别突出，于是在1995年也成为了IEEE标准。VHDL在欧洲的应用较为广泛，而Verilog在中国、美国、日本、台湾等地应用较为广泛，作者比较推崇是Verilog，因为它非常易于学习，很类似于C语言，如果具有C语言基础的人，只需要花很少的时间便能迅速掌握Verilog，而VHDL则较为抽象，学习的时间较长。

作为在校大学生，学习Verilog的最好时期是在大学二年级开设《电子技术基础（数字部分）》时同步学习，不仅能够理解数字电路实现的方式，更能通过FPGA将数字电路得以实现。大三、大四的学生还可以进一步强化学习Verilog，建议以北京航天航空大学出版社出版的由夏宇闻教授编写的《Verilog数字系统设计教程（第二版）》作为蓝本，本书比较全面地、详细地介绍了Verilog的基本语法。如果是其他初学者，可以直接借助《Verilog数字系统设计教程（第二版）》和本书即能全面掌握Verilog的语法，这是学习FPGA的第一步，也是必不可少的一步。

（2）FPGA实验尤为重要

除了学习编程语言以外，更重要的是实践，将自己设计的程序能够在真正的FPGA里运行起来，这时我们需要选一块板子进行实验，一般的红色飓风的板子基本上可以满足大家的需求，大家感兴趣的不妨买一块做做实验。

（3）FPGA培训不可忽视

在有条件的情况下，参加FPGA的培训可以在短时间内大幅提升自己的水平，因为有老师带着可以省去了很多弯路。笔者在网上发现国内第一家大学EDA实验室创始人之一的夏宇闻教授和未名芯锐搞了一个FPGA培训班,感兴趣的朋友可以去看看,网上也有很多的视频资源,也可下下来看看

我想只要大家想学FPGA,想从事FPGA工作,总会有办法找到适合自己的方法

FPGA是一种可编程逻辑设备，可以被用于实现各种电子电路。要从零设计一颗简单的FPGA芯片，需要经过以下步骤：

确定需求：首先，需要确定FPGA芯片需要实现什么功能。这将有助于确定芯片的规格，包括芯片大小、输入/输出接口和逻辑资源数量等。

选择开发工具：选择一种FPGA开发工具，例如Xilinx Vivado或Altera Quartus，以便开始设计。

设计原理图：使用开发工具，设计FPGA芯片的原理图。原理图是一种图形化表示电路的方式，其中包含连接元件的线和元件的符号。

编写HDL代码：HDL是硬件描述语言，类似于软件编程语言，可以用于描述电路行为。使用HDL编写代码来实现芯片的逻辑功能。

模拟和验证：使用开发工具提供的仿真工具来验证设计的正确性。这可以帮助检查逻辑是否正确，并找出任何问题。

约束设计：设计约束是一种方法，可将设计约束到可靠的时序，电气和物理要求。它还可以确保电路实现的高性能和可靠性。

实现设计：一旦确认设计的正确性，将HDL代码合成为FPGA的bit流。这个过程可以将代码翻译成FPGA可以理解的语言。

下载并验证：最后，将bit流下载到FPGA芯片中，验证设计是否按预期工作。

需要注意的是，FPGA设计是一项复杂的任务，需要深入了解电路设计和计算机科学的基础知识。此外，需要掌握FPGA开发工具的使用方法。

(1)先做一个消抖，存到文件debouncevhd

library IEEE;

use IEEEstd_logic_1164all;

use IEEEstd_logic_arithall;

use IEEEstd_logic_unsignedall;

entity debounce is

generic (

CLK_FREQ_MHz : integer := 20; --in MHz

BUTTON_PRESS_STATUS : std_logic := '0'

);

port (

reset_n : in std_logic;

clk : in std_logic;

btnIn : in std_logic;

btnPressed : out std_logic

);

end debounce;

architecture debounce_arch of debounce is

constant MAX_MS_CNT : integer := CLK_FREQ_MHz 1000 - 1;

signal msCnt : integer range 0 to MAX_MS_CNT;

signal msClk : std_logic; --做一个毫秒脉冲，每1毫秒对按钮采样一次

signal btnIn_q : std_logic_vector(9 downto 0); --记住最后10次采样

signal btn : std_logic;

signal btn_q : std_logic;

begin

--产生毫秒脉冲

process(reset_n, clk)

begin

if reset_n = '0' then

msCnt <= 0;

msClk <= '0';

elsif rising_edge(clk) then

if msCnt >= MAX_MS_CNT then

msCnt <= 0;

msClk <= '1';

else

msCnt <= msCnt + 1;

msClk <= '0';

end if;

end if;

end process;

--记住最后10次采样

process(reset_n, clk)

begin

if reset_n = '0' then

btnIn_q <= (others => not BUTTON_PRESS_STATUS);

elsif rising_edge(clk) then

if msClk = '1' then

btnIn_q <= btnIn_q(btnIn_q'left-1 downto 0) & btnIn;

else

btnIn_q <= btnIn_q;

end if;

end if;

end process;

process(reset_n, clk)

variable all_samples_are_pressed : std_logic_vector(btnIn_q'left downto 0) := (others => BUTTON_PRESS_STATUS);

begin

if reset_n = '0' then

btn <= '0';

btn_q <= '0';

elsif rising_edge(clk) then

if btnIn_q = all_samples_are_pressed then

btn <= '1'; --最后10次采样都是按下状态，就确认按钮按下（10ms消抖）

elsif btnIn_q = not all_samples_are_pressed then

btn <= '0'; --最后10次采样都是抬起状态，就确认按钮抬起（10ms消抖）

else

btn <= btn; --否则保持不变

end if;

btn_q <= btn;

end if;

end process;

btnPressed <= '1' when btn = '1' and btn_q = '0' else '0'; --按钮按下上升沿检测

end debounce_arch;

(2)做一个加法器，存到文件addervhd

library IEEE;

use IEEEstd_logic_1164all;

use IEEEstd_logic_arithall;

use IEEEstd_logic_unsignedall;

entity adder is

port (

reset_n : in std_logic;

clk : in std_logic;

adderEn : in std_logic;

data : out std_logic_vector(3 downto 0);

dataValid : out std_logic

);

end adder;

architecture adder_arch of adder is

signal cnt : std_logic_vector(3 downto 0);

begin

process(reset_n, clk)

begin

if reset_n = '0' then

cnt <= x"0";

dataValid <= '0';

elsif rising_edge(clk) then

if adderEn = '1' then --将被替换成，按钮按下时，计数+1

if cnt >= x"9" then

cnt <= x"0";

else

cnt <= cnt + 1;

end if;

dataValid <= '1';

else

cnt <= cnt;

dataValid <= '0';

end if;

end if;

end process;

data <= cnt;

end adder_arch;

(3)做7段数码管显示，存到文件SevenSegmentvhd

library IEEE;

use IEEEstd_logic_1164all;

use IEEEstd_logic_arithall;

use IEEEstd_logic_unsignedall;

entity SevenSegment is

generic (

LED_ON : std_logic := '0'

);

port (

reset_n : in std_logic;

clk : in std_logic;

data : in std_logic_vector(3 downto 0);

dataValid : in std_logic;

ledOut : out std_logic_vector(6 downto 0)

);

end SevenSegment;

architecture SevenSegment_arch of SevenSegment is

constant LED_OFF : std_logic := not LED_ON;

signal led : std_logic_vector(6 downto 0);

begin

-- --a--

-- |f |b

-- --g--

-- |e |c

-- --d--

process(reset_n, clk)

begin

if reset_n = '0' then

led <= LED_ON & LED_ON & LED_ON & LED_ON & LED_ON & LED_ON &LED_OFF; --display 0

elsif rising_edge(clk) then

if dataValid = '1' then

case data is --a b c d e f g

when x"0" =>

led <= LED_ON & LED_ON & LED_ON & LED_ON & LED_ON & LED_ON & LED_OFF; --display 0

when x"1" =>

led <= LED_OFF & LED_ON & LED_ON & LED_OFF & LED_OFF & LED_OFF & LED_OFF; --display 1

when x"2" =>

led <= LED_ON & LED_ON & LED_OFF & LED_ON & LED_ON & LED_OFF & LED_ON ; --display 2

when x"3" =>

led <= LED_ON & LED_ON & LED_ON & LED_ON & LED_OFF & LED_OFF & LED_ON ; --display 3

when x"4" =>

led <= LED_OFF & LED_ON & LED_ON & LED_OFF & LED_OFF & LED_ON & LED_ON ; --display 4

when x"5" =>

led <= LED_ON & LED_OFF & LED_ON & LED_ON & LED_OFF & LED_ON & LED_ON ; --display 5

when x"6" =>

led <= LED_ON & LED_OFF & LED_ON & LED_ON & LED_ON & LED_ON & LED_ON ; --display 6

when x"7" =>

led <= LED_ON & LED_ON & LED_ON & LED_OFF & LED_OFF & LED_OFF & LED_OFF; --display 7

when x"8" =>

led <= LED_ON & LED_ON & LED_ON & LED_ON & LED_ON & LED_ON & LED_ON ; --display 8

when x"9" =>

led <= LED_ON & LED_ON & LED_ON & LED_ON & LED_OFF & LED_ON & LED_ON ; --display 9

when others =>

led <= (others => LED_OFF);

end case;

else

led <= led;

end if;

end if;

end process;

ledOut <= led;

end SevenSegment_arch;

(4)最后，综合到一起，存到文件topvhd

library IEEE;

use IEEEstd_logic_1164all;

use IEEEstd_logic_arithall;

use IEEEstd_logic_unsignedall;

entity top is

generic (

CLK_FREQ_MHz : integer := 20; --可以修改成你的系统时钟频率，以MHz为单位

BUTTON_PRESS_STATUS : std_logic := '0'; --指定按钮按下时，是逻辑0还是1

LED_ON : std_logic := '0' --指定数码管点亮需要输出0还是1

);

port (

reset_n : in std_logic;

clk : in std_logic;

btnIn : in std_logic;

ledOut : out std_logic_vector(6 downto 0)

);

end top;

architecture top_arch of top is

component debounce

generic (

CLK_FREQ_MHz : integer := 20; --in MHz

BUTTON_PRESS_STATUS : std_logic := '0'

);

port (

reset_n : in std_logic;

clk : in std_logic;

btnIn : in std_logic;

btnPressed : out std_logic

);

end component;

component adder

port (

reset_n : in std_logic;

clk : in std_logic;

adderEn : in std_logic;

data : out std_logic_vector(3 downto 0);

dataValid : out std_logic

);

end component;

component SevenSegment

generic (

LED_ON : std_logic := '0'

);

port (

reset_n : in std_logic;

clk : in std_logic;

data : in std_logic_vector(3 downto 0);

dataValid : in std_logic;

ledOut : out std_logic_vector(6 downto 0)

);

end component;

signal btnPressed : std_logic;

signal data : std_logic_vector(3 downto 0);

signal dataValid : std_logic;

begin

debounce_inst : debounce

generic map (

CLK_FREQ_MHz => CLK_FREQ_MHz, --in MHz

BUTTON_PRESS_STATUS => BUTTON_PRESS_STATUS

)

port map(

reset_n => reset_n,

clk => clk,

btnIn => btnIn,

btnPressed => btnPressed

);

addr_inst : adder

port map (

reset_n => reset_n,

clk => clk,

adderEn => btnPressed,

data => data,

dataValid => dataValid

);

SevenSegment_inst : SevenSegment

generic map (

LED_ON => LED_ON

)

port map (

reset_n => reset_n,

clk => clk,

data => data,

dataValid => dataValid,

ledOut => ledOut

);

end top_arch;

(5)你只要修改topvhd里generic的定义，设定时钟频率、按钮按下状态和数码管点亮状态即可

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