初学者，向大侠们请教。单片机控制cpld的系统板中单片机控制cpld的信号不能正常输出

那很明显单片机的程序写的没有什么问题，cpld应该是硬件加密/编码功能，你单片机那边的算法没有正确，用示波表（最好多路）检查下CPLD各路输入不同情况时候输出的变化，然后用线性方程逆推出来函数，才实现完美破解。一句话总结：单片机算法你没写对

1。可以用CPLD模拟一个RS232串口，利用这个串口与单片机通信

下面是用VHDL写的一个串口程序，你可以根据你的通信协议对这个程序略作修改即可使用

-- 本模块的功能是验证实现基本的串口通信的功能。

--

-- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控

--制器，10个bit是1位起始位，8个数据位，1个结束

--位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实

--现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是

--9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间

--划分为8个时隙以使通信同步

：串口处于全双工工作状态，

--字符串（串口调试工具设成按ASCII码接受方式）；

library IEEE;

use IEEESTD_LOGIC_1164ALL;

use IEEESTD_LOGIC_ARITHALL;

use IEEESTD_LOGIC_UNSIGNEDALL;

ENTITY UART IS

PORT (

clk : IN std_logic;

rst : IN std_logic;

rxd : IN std_logic; --串行数据接收端

txd : OUT std_logic; --串行数据发送端

en : OUT std_logic; -- 数码管使能

seg_data : OUT std_logic_vector(7 DOWNTO 0); --数码管数据

key_input : IN std_logic --按键输入

);

END UART;

ARCHITECTURE arch OF UART IS

--//////////////////inner reg////////////////////

SIGNAL div_reg : std_logic_vector(15 DOWNTO 0);--分频计数器，分频值由波特率决定。分频后得到频率8倍波特率的时钟

SIGNAL div8_tras_reg : std_logic_vector(2 DOWNTO 0);--该寄存器的计数值对应发送时当前位于的时隙数

SIGNAL div8_rec_reg : std_logic_vector(2 DOWNTO 0); --寄存器的计数值对应接收时当前位于的时隙数

SIGNAL state_tras : std_logic_vector(3 DOWNTO 0); -- 发送状态寄存器

SIGNAL state_rec : std_logic_vector(3 DOWNTO 0); -- 接受状态寄存器

SIGNAL clkbaud_tras : std_logic; --以波特率为频率的发送使能信号

SIGNAL clkbaud_rec : std_logic; --以波特率为频率的接受使能信号

SIGNAL clkbaud8x : std_logic; --以8倍波特率为频率的时钟，它的作用是将发送或接受一个bit的时钟周期分为8个时隙

SIGNAL recstart : std_logic; -- 开始发送标志

SIGNAL recstart_tmp : std_logic; --开始接受标志

SIGNAL trasstart : std_logic;

SIGNAL rxd_reg1 : std_logic; --接收寄存器1

SIGNAL rxd_reg2 : std_logic; --接收寄存器2，因为接收数据为异步信号，故用两级缓存

SIGNAL txd_reg : std_logic; --发送寄存器

SIGNAL rxd_buf : std_logic_vector(7 DOWNTO 0);--接受数据缓存

SIGNAL txd_buf : std_logic_vector(7 DOWNTO 0);--发送数据缓存

SIGNAL send_state : std_logic_vector(2 DOWNTO 0);--每次按键给PC发送"Welcome"字符串，这是发送状态寄存器

SIGNAL cnt_delay : std_logic_vector(19 DOWNTO 0);--延时去抖计数器

SIGNAL start_delaycnt : std_logic; --开始延时计数标志

SIGNAL key_entry1 : std_logic; --确定有键按下标志

SIGNAL key_entry2 : std_logic; --确定有键按下标志

--//////////////////////////////////////////////

CONSTANT div_par : std_logic_vector(15 DOWNTO 0) := "0000000100000100";

--分频参数，其值由对应的波特率计算而得，按此参数分频的时钟频率是波倍特率的8倍，此处值对应9600的波特率，即分频出的时钟频率是96008

SIGNAL txd_xhdl3 : std_logic;

BEGIN

en <='0' ;--7段数码管使能信号赋值

txd <= txd_xhdl3;

txd_xhdl3 <= txd_reg ;

PROCESS(clk,rst)

BEGIN

IF (NOT rst = '1') THEN

cnt_delay <= "00000000000000000000";

start_delaycnt <= '0';

ELSIF(clk'EVENT AND clk='1')THEN

IF (start_delaycnt = '1') THEN

IF (cnt_delay /= "11000011010100000000") THEN

cnt_delay <= cnt_delay + "00000000000000000001";

ELSE

cnt_delay <= "00000000000000000000";

start_delaycnt <= '0';

END IF;

ELSE

IF ((NOT key_input='1') AND (cnt_delay = "00000000000000000000")) THEN

start_delaycnt <= '1';

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(clk,rst)

BEGIN

IF (NOT rst = '1') THEN

key_entry1 <= '0';

ELSIF(clk'EVENT AND clk='1')THEN

IF (key_entry2 = '1') THEN

key_entry1 <= '0';

ELSE

IF (cnt_delay = "11000011010100000000") THEN

IF (NOT key_input = '1') THEN

key_entry1 <= '1';

END IF;

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(clk,rst)

BEGIN

IF (NOT rst = '1') THEN

div_reg <= "0000000000000000";

ELSIF(clk'EVENT AND clk='1')THEN

IF (div_reg = div_par - "0000000000000001") THEN

div_reg <= "0000000000000000";

ELSE

div_reg <= div_reg + "0000000000000001";

END IF;

END IF;

END PROCESS;

PROCESS(clk,rst) --分频得到8倍波特率的时钟

BEGIN

IF (NOT rst = '1') THEN

clkbaud8x <= '0';

ELSIF(clk'EVENT AND clk='1')THEN

IF (div_reg = div_par - "0000000000000001") THEN

clkbaud8x <= NOT clkbaud8x;

END IF;

END IF;

END PROCESS;

PROCESS(clkbaud8x,rst)

BEGIN

IF (NOT rst = '1') THEN

div8_rec_reg <= "000";

ELSE IF(clkbaud8x'EVENT AND clkbaud8x = '1') THEN

IF (recstart = '1') THEN --接收开始标志

div8_rec_reg <= div8_rec_reg + "001";--接收开始后，时隙数在8倍波特率的时钟下加1循环

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(clkbaud8x,rst)

BEGIN

IF (NOT rst = '1') THEN

div8_tras_reg <= "000";

ELSE IF(clkbaud8x'EVENT AND clkbaud8x = '1') THEN

IF (trasstart = '1') THEN

div8_tras_reg <= div8_tras_reg + "001";--发送开始后，时隙数在8倍波特率的时钟下加1循环

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(div8_rec_reg)

BEGIN

IF (div8_rec_reg = "111") THEN

clkbaud_rec <= '1'; ---在第7个时隙，接收使能信号有效，将数据打入

ELSE

clkbaud_rec <= '0';

END IF;

END PROCESS;

PROCESS(div8_tras_reg)

BEGIN

IF (div8_tras_reg = "111") THEN

clkbaud_tras <= '1'; --在第7个时隙，发送使能信号有效，将数据发出

ELSE

clkbaud_tras <= '0';

END IF;

END PROCESS;

PROCESS(clkbaud8x,rst)

BEGIN

IF (NOT rst = '1') THEN

txd_reg <= '1';

trasstart <= '0';

txd_buf <= "00000000";

state_tras <= "0000";

send_state <= "000";

key_entry2 <= '0';

ELSE IF(clkbaud8x'EVENT AND clkbaud8x = '1') THEN

IF (NOT key_entry2 = '1') THEN

IF (key_entry1 = '1') THEN

key_entry2 <= '1';

txd_buf <= "01110111"; --"w"

END IF;

ELSE

CASE state_tras IS

WHEN "0000" => --发送起始位

IF ((NOT trasstart='1') AND (send_state < "111") ) THEN

trasstart <= '1';

ELSE

IF (send_state < "111") THEN

IF (clkbaud_tras = '1') THEN

txd_reg <= '0';

state_tras <= state_tras + "0001";

END IF;

ELSE

key_entry2 <= '0';

state_tras <= "0000";

END IF;

END IF;

WHEN "0001" => --发送第1位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0010" => --发送第2位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0011" => --发送第3位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0100" => --发送第4位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0101" => --发送第5位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0110" => --发送第6位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "0111" => --发送第7位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "1000" => --发送第8位

IF (clkbaud_tras = '1') THEN

txd_reg <= txd_buf(0);

txd_buf(6 DOWNTO 0) <= txd_buf(7 DOWNTO 1);

state_tras <= state_tras + "0001";

END IF;

WHEN "1001" => --发送停止位

IF (clkbaud_tras = '1') THEN

txd_reg <= '1';

txd_buf <= "01010101";

state_tras <= state_tras + "0001";

END IF;

WHEN "1111" =>

IF (clkbaud_tras = '1') THEN

state_tras <= state_tras + "0001";

send_state <= send_state + "001";

trasstart <= '0';

CASE send_state IS

WHEN "000" =>

txd_buf <= "01100101"; --"e"

WHEN "001" =>

txd_buf <= "01101100"; --"l"

WHEN "010" =>

txd_buf <= "01100011"; --"c"

WHEN "011" =>

txd_buf <= "01101111"; --"o"

WHEN "100" =>

txd_buf <= "01101101"; --"m"

WHEN "101" =>

txd_buf <= "01100101";-- "e"

WHEN OTHERS =>

txd_buf <= "00000000";

END CASE;

END IF;

WHEN OTHERS =>

IF (clkbaud_tras = '1') THEN

state_tras <= state_tras + "0001";

trasstart <= '1';

END IF;

END CASE;

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(clkbaud8x,rst) --接受PC机的数据

BEGIN

IF (NOT rst = '1') THEN

rxd_reg1 <= '0';

rxd_reg2 <= '0';

rxd_buf <= "00000000";

state_rec <= "0000";

recstart <= '0';

recstart_tmp <= '0';

ELSE IF(clkbaud8x'EVENT AND clkbaud8x = '1') THEN

rxd_reg1 <= rxd;

rxd_reg2 <= rxd_reg1;

IF (state_rec = "0000") THEN

IF (recstart_tmp = '1') THEN

recstart <= '1';

recstart_tmp <= '0';

state_rec <= state_rec + "0001";

ELSE

IF ((NOT rxd_reg1 AND rxd_reg2) = '1') THEN --检测到起始位的下降沿，进入接受状态

recstart_tmp <= '1';

END IF;

END IF;

ELSE

IF (state_rec >= "0001" AND state_rec<="1000") THEN

IF (clkbaud_rec = '1') THEN

rxd_buf(7) <= rxd_reg2;

rxd_buf(6 DOWNTO 0) <= rxd_buf(7 DOWNTO 1);

state_rec <= state_rec + "0001";

END IF;

ELSE

IF (state_rec = "1001") THEN

IF (clkbaud_rec = '1') THEN

state_rec <= "0000";

recstart <= '0';

END IF;

END IF;

END IF;

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(rxd_buf) --将接受的数据用数码管显示出来

BEGIN

CASE rxd_buf IS

WHEN "00110000" =>

seg_data <= "00000011";

WHEN "00110001" =>

seg_data <= "10011111";

WHEN "00110010" =>

seg_data <= "00100101";

WHEN "00110011" =>

seg_data <= "00001101";

WHEN "00110100" =>

seg_data <= "10011001";

WHEN "00110101" =>

seg_data <= "01001001";

WHEN "00110110" =>

seg_data <= "01000001";

WHEN "00110111" =>

seg_data <= "00011111";

WHEN "00111000" =>

seg_data <= "00000001";

WHEN "01000001" =>

seg_data <= "00011001";

WHEN "01000010" =>

seg_data <= "00010001";

WHEN "01000011" =>

seg_data <= "11000001";

WHEN "01000100" =>

seg_data <= "01100011";

WHEN "01000101" =>

seg_data <= "10000101";

WHEN "01000110" =>

seg_data <= "01100001";

WHEN "01000111" =>

seg_data <= "01110001";

WHEN OTHERS =>

seg_data <= "11111111";

END CASE;

END PROCESS;

END arch;

2。可利用单片机的IO口与CPLD实现通信，其他人已经回答过了，我不再赘述。

40K的方波信号（有限数目的方波信号）进行移相处理的方法：

用一个RC微分电路，取出输入方波的前沿和后沿脉冲信号（V1，V2），对V1、V2做延时处理（延时量对应你需要的相位移动量），再用延时后的V1、V2去触发一个双稳态电路，就可以输出你要的移相后的信号了。

另外，其实在常规设计中，对脉冲信号的延时处理，也是通过触发器完成的。

对输入信号以更高的频率采样，并对输入信号延时输出，延时0～25微秒（40K方波信号的周期）就对应移相0°～360°，且占空比和方波个数都不变化，用单片机实现起来可调移相最方便，只要将外界模拟输入的0～V+电压信号在程序中转化成0～25微秒延时时间就可用外加电位器很方便地调节移相相位。

我做过FPGA的相关verilog编写；这种情况下一般是用寄存器打拍，例如：

always@(clk)

begin

reg1<= input;

reg0<=reg1;

end

input经过两次clk打拍后，reg0就是与clk同步的信号

这是我的理解，希望能帮到你，有错误也请指正

首先在Altera中打开工程->processing菜单下 start compilation->tool菜单下programmer ->新窗口中 add files 添加你工程目录下编译后的pof文件->program/configur 下打钩 ->mode选JTAG ->点击左上角的Hardware setup ，选择你已经安装好驱动的usb blaster -> 点击start

你先照着做一下

CPLD

[编辑本段]简介

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

发展历史及应用领域：

20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。

器件特点：

它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。

如何使用：

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。

家庭成员：经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S (PLCC84)

Lattice LC4128V (TQFP100)

Xilinx XC95108 (PLCC84)

[编辑本段]FPGA与CPLD的辨别和分类

FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：

将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。

将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

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FPGA目录

FPGA工作原理

FPGA配置模式

FPGA主要生产厂商介绍

FPGA与CPLD的辨别和分类

FPGA的应用

FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

[编辑本段]FPGA工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：

1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

[编辑本段]FPGA配置模式

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。

幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。

最近FPGA的配置方式已经多元化！

[编辑本段]FPGA主要生产厂商介绍

1、Altera

2、Xilinx

3、Actel

4、Lattice

其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。

FPGA设计的注意事项

不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。

I/O信号分配

可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤：

1 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。

2 检查制造商的块/区域兼容性准则。

3 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。

4 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。

5 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。

6 在合适的地方分配剩余的信号。

在这个阶段，考虑写一个只包含端口分配的HDL文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O标准和SSO等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。

这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。

你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。

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基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。

降低静态功耗

虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。

下面介绍几种降低静态功耗的设计方法：

•驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。

•由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。

•少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。

•将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。

•在将设计划分为多个器件时，减少器件间I/O的使用。

eX器件LP方式引脚的使用

Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。

有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。

采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生06ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。

此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。

降低动态功耗

动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。

对设计中给定的驱动器，动态功耗由下式计算

p=CL×V 2 DD×f

式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。

由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。

[编辑本段]FPGA与CPLD的辨别和分类

FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：

将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。

将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

[编辑本段]FPGA的应用

FPGA的应用可分为三个层面：电路设计，产品设计，系统设计1．电路设计中FPGA的应用

连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石．事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识．在这个层面，干重于学，当然，快速入门是很重要的，越好的位子越不等人电路开发是黄金饭碗．

2．产品设计

把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建”首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇

3．系统级应用

系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用Xilinx V-4, V-5系列的FPGA，实现内嵌POWER PC CPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。这种”山寨”味很浓的系统早期优势不一定很明显，类似ARM系统的境况但若能慢慢发挥出FPGA的优势，逐渐实现一些特色系统也是一种发展方向。若在系统级应用中，开发人员不具备系统的扩充开发能力，只是搞搞编程是没什么意义的，当然设备驱动程序的开发是另一种情况，搞系统级应用看似起点高，但不具备深层开发能力，很可能会变成爱好者，就如很多人会做网页但不能称做会编程类似以上是几点个人开发，希望能帮助想学FPGA但很茫然无措的人理一理思路。这是一个不错的行业，有很好的个人成功机会。但也肯定是一个竞争很激烈的行业，关键看的就是速度和深度当然还有市场适应能力。

以上就是关于初学者，向大侠们请教。单片机控制cpld的系统板中单片机控制cpld的信号不能正常输出全部的内容，包括:初学者，向大侠们请教。单片机控制cpld的系统板中单片机控制cpld的信号不能正常输出、如何实现单片机与CPLD通讯、40K的方波信号（有限数目的方波信号）如何进行移相处理，等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！