求一verilog语言的实现ide接口，并可通过pio模式读取硬盘的程序

Verilog不用IDE的，是一种硬件描述语言，需要最后要转换为电路，做成芯片或者是在FPGA上运行。是实实在在的逻辑硬件电路。 FPGA设计流程：需要经过仿真，综合，布线，上板测试或调试； Asic我就不说了。复杂多了。

1 case语句第一条

casez ({present_state, coin_in, detect_car, reset})

{STATE_BLOCKING, 3'b10}:

begin

boom_up = UP;

next_state = STATE_RECEIVING;

end

对应状态图：

含义：当栏杆处于“阻隔”（blocking）状态时，只要发现刷卡(coin_in=1)，则抬起栏杆(boom_up=1)，下一个状态即进入到放行(receiving)状态；

2 case语句第二条

{STATE_BLOCKING, 3'b00}:

begin

boom_up = DOWN;

next_state = STATE_BLOCKING;

end

对应状态图：

含义：当栏杆处于“阻隔”（blocking）状态时，如果没有恢复初始状态信号(reset=0)，也没有刷卡(coin_in=0)，则无论有没有检测到汽车(detect_car=x)，栏杆都保持放下(boom_up=0)，下一个状态保持原来的“阻隔”（blocking）状态。

3 case语句第三条

{1'b, 3'b1}:

begin

boom_up = DOWN;

next_state = STATE_BLOCKING;

end

对应状态图：

含义：不管原来状态是什么，只要恢复初始状态信号有效(reset=1)，则栏杆保持放下(boom_up=0)，下一个状态保持原来的“阻隔”（blocking）状态。

4 case语句第四条

{STATE_RECEIVING, 3'b00}:

begin

boom_up = UP;

next_state = STATE_RECEIVING;

end

对应状态图：

含义：放行状态下，无论有没有刷卡（coin_in=x)，只要没有检测到汽车(car_detect=0)，没有reset信号，则栏杆保持抬起(boom_up=1)，下一个状态保持原来的“放行”（receiving）状态。

5 case语句第五个状态

{STATE_RECEIVING, 3'b10}:

begin

boom_up = DOWN;

next_state = STATE_BLOCKING;

end

对应状态图：

含义：放行状态下，无论有没有刷卡（coin_in=x)，如果检测到汽车(car_detect=1)，没有reset信号，则栏杆放下(boom_up=0)，下一个状态进入到“阻隔”（blocking）状态。

关于时序逻辑解释：

always @(posedge clock)

begin

present_state <= next_state;

end

含义：在时钟的上升沿，将组合逻辑完成的下一个状态(next_state，组合逻辑电路输出)保存进状态寄存器（present_state，时序逻辑输出）

First in First out

先入先出寄存器。

fifo_wr 写FIFO的使能

fifo_rd 读FIFO的使能

fifo_data FIFO的数据传输端口

fifo_pf FIFO的指针

fifo_full FIFO存满的标志位

fifo_empty FIFO栈空的标志位

这些都是自己定义的端口名称，不是固有函数。

这就是个堆栈寄存器哈~~~

看目录结构，就知道这个肯定是很规范的工程。

bin里面应该是需要的脚本。

doc里面是相关文档

sim=simulation。里面应该是相关的仿真的波形或者testbench放的地方

syn=synthesize（综合），应该是经过向相应工具综合后的门级网表

src里面应该是存放相应源代码的地方

看看src里面的东西，有没有一个打开工程的目录。还得注意下，你用的是什么软件去编译verilog。如果用的不一样，就直接把各个文件添加进去，还有testbench。

（以上是我根据自己经验看的，如果不对还忘见谅，可以把更详细的东西贴出来，我们一起看看，谢谢）

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