Quartus II 中如何通过Verilog编写测试文件

本人也在用Verilog语言编写程序，之前编写过测试文件，在Quartus中编译总是出错，说不是一个模块之类的，用在Modelsim中就可以实现，因为Modelsim在你启动仿真时，要求你添加源代码和测试文件（不添加测试文件也可以，以用自己给时序，像Quartus一样）。所以本人认为Quartus只能通过建立波形文件来仿真。

如果DE2有AS烧写口的话，将下载器的电缆连接到AS烧写口，在programmer窗口中选择下载端口为AS，将后缀为sof的配置文件下载进去即可。 如果要通过JTAG烧写口下载的话，需要先将配置文件转换成后缀为jic的文件，然后就可以通过JTAG烧写口下载配置

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