我告诉你那里错了，你删除了元件，不可以再进行重新编号，重新编号的话，各个元件是无法定位的，有的原件的编号都改变了，所以肯定会出错的，所以你要么就重新画过PCB，要么就用原图，删掉元件不重新编号，这样才可以导入更新的。
Cadence软件的原理图和PCB是两个软件，原理图到PCB需要创建网表，然后在PCB中放置已经建好分封装的元器件；
如果对于已经画好的PCB，后期发现需要更改原理图的某个部分，原理图更改后，怎么同步更新到PCB中，而不变动原来已经布好局、布好线的的PCB呢？
1、打开原理图，点击选中下打开的DSN文件，点击Tools中的CreateNetlist，点击确定，创建成功后，output下输出的就是三个网表文件
2、网表创建成功后，回到AllegroPCB的页面，点击File中ImportLogic；如下图所示，一定要取消IgnoreFIXEDproperty前面的勾，否则每次更改原理图更新PCB时，原来的布局布线都被打乱(当然，如果出现cannotmodifyelementtheobjectoraparenthasthefixedproperty导入网表错误，可以勾选IgnoreFIXEDproperty卡面的勾)；另外导入网表的路径（Importdirectory一定要是网表的根目录，否则导出不成功）
3、allegroPCB中导入网表成功后，原理图和PCB就建立了一一对应关系；此时如果想修改原理图，修改保存后，重新生成创建网表CreateNetlist后，回到AllegroPCB页面，点击File中的UpdateLayout，
4、点击上述的同步Sync后，在Display的Status查看相关状态，如果有未放的元器件可以点击Place中Manually放置相关器件
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Allegro中四层板使用的线宽、线距规则 原创
2021-11-28 00:14:48
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一本正经说Allegro
码龄5年
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一、物理规则：
1.默认走线使用4mil线宽；
2.整版使用16D8的VIA；
3.电源走线使用15mil线宽，Neck模式10mil，最大长度200mil；
4.差分对走线使用4.5mil线宽，一般采用5.5mil的线距；
说明：这个四层板对阻抗没有要求，所以差分对走线没有做3W原则，差分线也没有进行阻抗计算；
二、间距规则：
2.1线的间距规则
一般需要设置：
线到线，线到过孔pin，线到器件pin，线到通孔，线到铜皮，线到Hole
除了线到Hole间距需要设置6mil，其他的设置4mil；
2.2 Pin的间距规则
需要设置，通孔pin和表贴pin两栏：
pin to line , pin to thru pin , pin to SMD pin ，pin to Thru via，pin to shape , pin to Hole；
除了pin to Hole设置6mil，其他的都设置4mil；
2.3 Via的间距规则
过孔间距规则同样是需要设置上述六项；
Via to line , Via to thru pin , Via to SMD pin , Via to thru via , Via to shape , Via to Hole；
一般设置4mil，Via to Hole需另外设置为6mil；
2.4 Shape 间距规则：
Shape间距规则同样是需要设置上面六项：
Shape to line , shape to thru pin , shape to SMD pin , shape to thru via ,
shape to shape , shape to Hole；
一般设置为4mil，但是Shape to shape 需要设置为10mil；
shape to Hole 需要设置为6mil；
2.5 Hole间距规则：
Hole间距一般设置为6mil；
三、电气规则：
在这个四层板中，创建的电气规则主要是差分对和等长；
差分对：由于差分对已经在物理规则里面设置好，所以，这个四层板差分对设置为5mil即可；
差分对一般比较的是两条差分线的长度，所以要求比较高，控制在5mil误差，差分走线一般都是两条线一起走线；
等长：在物理规则设置中，通过原理图可看出，TF卡并没有要求差分走线，但Data 和CLK需要做等长走线要求，所以在物理规则中，TF卡走线采用的是Default，但是在电气走线时，就必须要对Data和CLK走线做等长要求；
等长走线，在走完线后，需根据规则对需要做等长的线进行绕线，可以通过电气规则里面，右键Analyze分析，一般取最长的线为基准线，然后对其他的进行绕线
面试时候，当问到DDR等长取基准线时，
理论的回答：数据线取DQS0为基准，地址线取CLK为基准
但实际项目往往最长的走线不一定为理论的基准线，所以在实际项目中，往往是通过Analyze，然后取最长的走线为基准线，其他的线绕长，向最长线的长度靠近，以便满足DRC要求；
原因：走线最长的改短困难，短的线可以绕长
长的短不了，短的可绕长
差分对截图：
等长截图：
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allegro布线完成后如何修改线宽_wiwa的博客_allegro改变...
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cadence allegro - PCB走线 线宽、线距
PCB设计的线宽、线距该注意什么问题？小白容易忽视这几点 线路 对于设计师来说，我们在设计的过程中不能只考虑设计出来的精度以及完美要求，还有很大一个制约条件就是生产工艺的问题。板厂不可能为了一个优秀的产品的诞生，重新打造一条生产线。 所以我们要学习苏联式的设计经验——在现有生产条件下堆出最优良的产品。包括电路板层数，厚度，孔径，最小线宽线距，铜厚等基本参数要求；也包括板材类型，表面处理，特殊加工等特别要求。一般在PCB加工的时候，分测试用的打样加工，以及最终成型的批量产品加工。对于设计师来说，有.
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ALLEGRO的约束规则的设置教程，手把手教你！
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allegro线宽
pycharm
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