vivado工程中生成了两个时钟ip核，引脚约束对50MHz晶振应该怎么设置

对数据时钟添加延迟add_delay进行设置。

晶振内部振荡器产生的时钟频率fXTAL ≈114、285000000MHz，用户后续都无法更改。

晶振虽然可以在上电状态下通过I2C设置改变输出频率，但是重新上电后又会从Flash里加载出厂设置输出默认的上电频率。

芯片型号有没有选错？建议使用锁相环或者时钟管理器来处理时钟，这样是最可靠的。如果不用，有的时候编译器或者综合工具会把一些信号，解释成，与我们设计初衷相反的结果。比如本来不是时钟信号被当成时钟信号来处理

Vivado Logic Analyzer的使用 chipscope中，通常有两种方法设置需要捕获的信号。 1.添加cdc文件，然后在网表中寻找并添加信号 2.添加ICON、ILA和VIO的IP Core 第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到 需

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