纯组合逻辑电路做后端，怎么添加约束和时钟？

最基本的约束是管脚约束，让你的逻辑通过对应的io连接到电路板上面对应的外设。

然后是时钟约束，告诉ise布局布线要满足的时序要求

还有区域约束，相当于手工布局，以优化时序设计。

使用ISE仿真器进行时序仿真的步骤基本如下：

大前提：先写好了功能模块和testbench文件，并且综合后没有问题。

（1）在Source下，选择Post-Route Simulation。

（2）将testbench文件添加进去。右键->Add Cope of Source...，选择testbench文件。

（3）在Source下选择testbench文件，在Processes下，单击Xilinx ISE Simulator展开。

（4）右键Simulate Post-Place &Route Model，选择Properties。

（5）Simulation Model Properties类：里面参数设置NetGen在生成仿真网表时使用的选项。（确保设置显示级别到Advanced。可默认使用默认仿真模型参数）

（6）ISE Simulator Properties类：里面参数设置仿真器运行时序仿真的相关选项。根据testbench文件中设置的仿真参数修改。

（7）单击OK，关闭Process Properties对话框。

（8）双击Simulate Post-Place &Route Model运行仿真。

使用ISE仿真器进行时序仿真的注意事项：

（1）当需要修改testbench文件时，需注意，我们之前是选择Add Cope of Source...所以修改原来文件是不会对仿真有什么改变的。

（2）当仿真时间不确定不易计算定值时，可在testbench中加入$stop命令来控制仿真时间，随后运行时选择Run All即可。

---