Xilinx_ise的IP核的设置与移植问题

1：可以remove掉.xco，修改IP可以在.v文件中，只是这样修改难度较大，你要看懂.V文件的大概内容，没有图形化向导方便

2：只copy那个.xco是不行的，只copy另外两个文件是可以的，.v文件是源文件

首先，在ISE14.4中新建一个工程。

2

点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

3

起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

4

出现如下对话框，不用修改，点击finish。

5

在左上角Hierarchy 方框内，如下图所示。

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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

出现如下对话框，直接next。

之后，出现如下对话框，也不用修改，直接点击finish。

如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

如下图所示，红色方框内，为要填写的内容。

保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。

右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。

然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

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