时间敏感网络(TSN)相关综述

姓名：刘家沐

学号：19011210553

资料来源于网上，自己编辑整理

嵌牛导读：时间敏感网络的目标就是实现同一个网络中实时性关键数据流与普通数据流有良好兼容性的共同传输。要实现这两种业务的融合就是要求时间敏感网络中设备对时间表有着精准的把控，实现实时性关键业务所要求的低时延低抖动。此外，如果能将各类设备错综复杂的业务流在同一网络上进行传输，这便意味着专用网络连线的减少，简化系统设备的部署流程，同时又能减少系统设备的体积与花销。

嵌牛鼻子：时间敏感网络      TSN   确定性传输

嵌牛提问：近些年来被提出的时间敏感网络相关问题

嵌牛正文：

一． 问题提出

传统的以太网通常采用的转发模式是“Best Effort”（尽力而为），但是这种转发方式往往缺乏确定性。当数据包到达发送端口后并准备发送时，发送端按照先入先出的原则进行转发，但是当某个发送端口同时有多个数据要进行发送的时候，这些数据就要进行排队，排队等待时长由队列长度，数据发送速度等多个因素决定。如果网络中流量过大，便会出现拥塞或者丢包等情况，排队等待时间也会变得无法预测，确定性也就无法保证，这就会引起流量调度，时间同步，流量监控，容错机制标准化等问题。

在带宽足够的情况下，这种尽力而为的以太网可以适应于目前大多数的情况，但在某些应用领域这种不确定性是不可容忍的，例如远程医疗或者网络辅助的自动驾驶。在这些安全或者生命攸关(Security or Life Critical)的网络应用中，某次信息的传输不确定性可能会带来无法挽回的后果。

这时，建立可靠的传送机制就成了摆在技术人员面前的首要问题。

为了保证某些较为重要的受控物理系统的确定性行为，需要实时网络具有确定且较低的网络延迟和延迟变化（抖动）。传统上，现场总线已经用于此目的，但由于总线的设计，花销，体积，重量等多种因素，时间敏感网络开始被提出。

时间敏感网络（Time Sensitive Networking，TSN）基于标准以太网。在标准以太网上的通信流量（如音视频流）可以与具有高优先级确定性信息流(如运动控制)等共享物理网络。不同的服务对时延的要求不一样，尤其是在那些需要确定传输的下行服务领域，对时延和抖动要求尤为敏感。

时间敏感网络的目标就是实现同一个网络中实时性关键数据流与普通数据流有良好兼容性的共同传输。要实现这两种业务的融合就是要求时间敏感网络中设备对时间表有着精准的把控，实现实时性关键业务所要求的低时延低抖动。此外，如果能将各类设备错综复杂的业务流在同一网络上进行传输，这便意味着专用网络连线的减少，简化系统设备的部署流程，同时又能减少系统设备的体积与花销。

TSN并非涵盖整个网络，而仅仅是对MAC层的定义，对数据帧进行处理的过程。
二．内容历史

AVB——以太网音视频桥接技术（Ethernet Audio Video Bridging）是IEEE的8021任务组于2005开始制定的一套基于新的以太网架构的用于实时音视频的传输协议集。它有效地解决了数据在以太网传输中的时序性、低延时和流量整形问题。同时又保持了100%向后兼容传统以太网，是极具发展潜力的下一代网络音视频实时传输技术。其中包括：

1 8021AS：精准时间同步协议（Precision Time Protocol，简称PTP）

2 8021Qat：流预留协议（Stream Reservation Protocol，简称SRP）

3 8021Qav：排队及转发协议（Queuing and Forwarding Protocol，简称Qav）

4 8021BA：音视频桥接系统（Audio Video Bridging Systems）

5 1722：音视频桥接传输协议（Audio/Video Bridging Transport Protocol，简称AVBTP）

6 1733：实时传输协议(Real-Time Transport Protocol，简称RTP)

7 17221：负责设备搜寻、列举、连接管理、以及基于1722的设备之间的相互控制。

AVB不仅可以传输音频也可以传输视频。用于音频传输时，在1G的网络中，AVB会自动通过带宽预留协议将其中750M的带宽用来传输双向420通道高质量、无压缩的专业音频。而剩下的250M带宽仍然可以传输一些非实时网络数据。用于视频传输时，可以根据具体应用调节预留带宽。比如：750M带宽可以轻松传输高清full HD视觉无损的视频信号。并且可以在AVB网络中任意路由。

IEEE 8021任务组在2012年11月的时候正式将AVB更名为TSN – Time Sensitive Network时间敏感网络。也就是说，AVB只是TSN中的一个应用。

第一个应用就是我们的专业音视频(Pro AV)。在这个应用领域里强调的是主时钟频率。也就是说，所有的音视频网络节点都必须遵循时间同步机制。

第二个应用是在汽车控制领域。目前大多数的汽车控制系统非常复杂。比如说：刹车、引擎、悬挂等采用CAN总线。而灯光、车门、遥控等采用LIN系统。娱乐系统更是五花八门，有FlexRay和MOST等目前的车载网络。实际上，所有上述系统都可以用支持低延时且具有实时传输机制的TSN进行统一管理。可以降低给汽车和专业的A/V设备增加网络功能的成本及复杂性。

第三个应用是商用电子领域。比如说，你坐在家中，可以通过无线WIFI连接到任何家中的电子设备上，实时浏览任何音视频资料。

最后一个应用也是未来最广泛的应用。所有需要实时监控或是实时反馈的工业领域都需要TSN网络。比如：机器人工业、深海石油钻井以及银行业等等。TSN还可以用于支持大数据的服务器之间的数据传输。全球的工业已经入了物联网(Internet of Things，IoT)的时代，毫无疑问TSN是改善物联网的互联效率的最佳途径。
三 研究现状与热点

TSN正在关键的小型封闭式汽车和工业网络中得到广泛采用，以建立可靠的ULL端到端连接。然而，关键的TSN限制恰恰是关注于封闭网络，例如车载网络和小规模机器人网络。在机器人和车载网络中运行的网络应用程序通常涉及与外部非TSN网络的显着交互。机器人和车载网络应用程序需要通过外部网络与移动性处理程序紧密集成。如果外部网络中没有适当支持高级网络功能（如移动性），那么TSN的好处基本上仅限于小型封闭网络。因此，TSN和不同外部网络之间的平滑互 *** 作性对于异构网络场景中的TSN *** 作是必不可少的。理想情况下，TSN和非TSN网络之间的连接应该能够适应与TSN类似的特性，以确保异构部署中的整体端到端连接要求。

V2X通信：Lee和Park提出了iTSN，这是一种将大型TSN网络互连用于大规模应用的新方法。 iTSN方法利用诸如IEEE 80211p的无线协议用于不同TSN网络之间的互联网。特别地，跨互连网络共享全球定时和同步信息对于建立公共定时平台以支持外部网络中的TSN特性是重要的。 因此，iTSN方法使得例如车载网络能够将安全关键信息发送到控制节点，例如路侧单元（RSU），在异构部署中具有微秒级的延迟。通过采用这种可靠的互连技术，可以在比当前可行的毫秒范围短得多的（微秒）时间跨度内实现车辆制动安全距离。总的来说，TSN和互连技术（如iTSN）可以为安全的自动驾驶系统创建一个通信平台。

网络建模：尽管TSN标准在汽车驾驶网络中得到了很大的重视，但网络部署的一个主要挑战是如何管理网络的复杂性。汽车行业随着技术的进步，对现有的车载网络基础设施提出了更多的要求。随着车载网络中传感器数量的增加，日益增加的连接 在网络规划中，应相应地满足传感器相互之间的连接和带宽要求。然而，车载控制系统网络需求的动态变化可能需要更广泛的网络基础设施，从而导致更高的支出。

硬件和软件设计：支持TSN功能的硬件和软件组件设计，例如TSN节点中的调度，抢占和时间触发事件生成，需要大量的工程和开发工作。硬件实现在计算资源利用率和执行延迟方面非常高效，但导致难以适应新应用程序要求的严格架构。 另一方面，软件实现可以灵活地适应新的应用程序要求，但由于网络功能的软件化，例如时间触发的调度和硬件虚拟化，可能使CPU过载。

总结和吸取的经验教训：迄今为止，大多数关于TSN的研究都集中在独立且与外部网络隔离的车载网络上。 TSN研究领域的另一个限制是缺乏包含大规模异构网络架构的仿真框架。应在基准评估中创建并考虑包括本地和外部网络交互（例如汽车驾驶）的有效用例。目前，大多数TSN研究中的一般用例是支持车载传感器连接和用于信息娱乐的音频/视频传输的车载网络。未来的定制TSN仿真框架应基于支持具有本地化和外部网络交互的下一代应用的网络，例如汽车驾驶。类似地，基于SDN的TSN管理可以利用分层控制器设计来将管理从诸如车辆网络之类的本地化网络扩展到诸如车辆到任何（vehicle-to-any （V2X））网络之类的外部网络。
 

四． 下一步研究趋势

TSN网络基础设施和协议必须支持有限的端到端延迟和可靠性，以支持与物联网，医药，汽车驾驶和智能家居中的关键应用相关的基本功能。用于满足这些应用要求的基于TSN的解决方案导致支持各种协议的复杂网络基础设施。因此，简化的TSN网络管理机制对于降低复杂性同时满足ULL应用的关键需求至关重要。

因此，多个TSN网络之间的可靠，安全和低延迟通信对于支持广泛的未来应用至关重要。 缺乏与外部TSN和非TSN网络连接和通信的TSN标准阻碍了互 *** 作网络中的研究活动，需要紧急解决。总之，我们确定了TSN研究的以下主要未来设计要求：

①　支持从时间敏感到具有流量调度功能的延迟容忍应用程序的各种应用程序。

②　多个封闭TSN架构之间的连接。

③　灵活和动态的优先级分配，以确保较低优先级流量的有限端到端延迟。

④　采用SDN以全球网络视角集中管理TSN功能。

⑤　通过自我估计和本地时钟偏差校正来实现高效的定时信息共享和精确的时钟设计。

⑥　计算有效的硬件和软件设计。
1 TSN中低优先级数据的传输

TSN节点抢占正在进行的低优先级帧传输，用于发送进入的高优先级帧以保证高优先级帧的绝对最小TSN节点传输延迟。根据高优先级流量的强度，可以多次抢占低优先级帧。结果，由于抢占事件直接取决于高优先级业务强度，因此不能保证低优先级业务的端到端延迟特性。如果高优先级业务强度明显高于低优先级业务强度，则可以大大增加低优先级业务的端到端延迟。通常，低优先级流量承载延迟敏感数据，这不如高优先级流量数据重要，但仍应在最坏情况下的deadline内传送。在当前的技术水平中，没有研究机制或标准来确保抢占下的低优先级业务的最坏情况端到端延迟。

因此，未来的研究需要开发新的机制，以确保TSN网络中低优先级流量的有界最坏情况延迟

2 无线TSN的发展

为了将工业设备（工业传感器/执行器）以无线方式连接到TSN网络，5G是非常合适的解决方案。与4G相比，5G的新功能，尤其是无线接入网络（RAN），提供了更好的可靠性和传输延迟。而且，新的5G系统架构允许被灵活地部署。因此，5G可以实现不受电缆安装限制的TSN网络。

该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。

需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用

1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）

2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：

图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频

3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。

4、修改电路设计如下图：

可以直接使用74LS74的反相输出端减少反相器的使用。

5、模拟仿真输入和输出如下图：

观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。

注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：

当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。

当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。

部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的 *** 作。

本实验采用W25Q64芯片

W25Q64是华邦公司推出的大容量SPI

FLASH产品，其容量为64Mb。该25Q系列的器件在灵活性和性能方面远远超过普通的串行闪存器件。W25Q64将8M字节的容量分为128个块，每个块大小为64K字节，每个块又分为16个扇区，每个扇区4K个字节。W25Q64的最小擦除单位为一个扇区，也就是每次必须擦除4K个字节。所以，这需要给W25Q64开辟一个至少4K的缓存区，这样必须要求芯片有4K以上的SRAM才能有很好的 *** 作。

W25Q64的擦写周期多达10W次，可将数据保存达20年之久，支持27~36V的电压，支持标准的SPI，还支持双输出/四输出的SPI，最大SPI时钟可达80Mhz。

一。SPI接口原理

(一)概述
高速，全双工，同步的通信总线。

全双工：可以同时发送和接收，需要2条引脚

同步： 需要时钟引脚

片选引脚：方便一个SPI接口上可以挂多个设备。

总共四根引脚。

(二)SPI内部结构简明图
MISO： 做主机的时候输入，做从机的时候输出

MOSI：做主机的时候输出，做从机的时候输入

主机和从机都有一个移位寄存器，在同一个时钟的控制下主机的最高位移到从机的最高位，同时从机的最高位往前移一位，移到主机的最低位。在一个时钟的控制下主机和从机进行了一个位的交换，那么在8个时钟的控制下就交换了8位，最后的结果就是两个移位寄存器的数据完全交换。

在8个时钟的控制下，主机和从机的两个字节进行了交换，也就是说主机给从机发送一个字节8个位的同时，从机也给主机传回来了8个位，也就是一个字节。

(三)SPI接口框图
上面左边部分就是在时钟控制下怎么传输数据，右边是控制单元，还包括左下的波特率发生器。

(四)SPI工作原理总结
(五)SPI的特征
(六)从选择(NSS)脚管理
两个SPI通信首先有2个数据线，一个时钟线，还有一个片选线，只有把片选拉低，SPI芯片才工作，片选引脚可以是SPI规定的片选引脚，还可以通过软件的方式选择任意一个IO口作为片选引脚，这样做的好处是：比如一个SPI接口上挂多个设备，比如挂了4个设备，第二个用PA2，第三个用PA3，第四个用PA4作为片选，我们

跟第二个设备进行通信的时候，只需要把第二个片选选中，比如拉低，其他设备的片选都拉高，这样就实现了一个SPI接口可以连接个SPI设备，战舰开发板上就是通过这种方法来实现的。

(七)时钟信号的相位和极性
时钟信号的相位和极性是通过CR寄存器的 CPOL 和 CPHA两个位确定的。

CPOL：时钟极性，设置在没有数据传输时时钟的空闲状态电平。CPOL置0，SCK引脚在空闲时为低电平，CPOL置1，SCK引脚在空闲时保持高电平。

CPHA：时钟相位 设置时钟信号在第几个边沿数据被采集

CPHA=1时：在时钟信号的第二个边沿
CPOL=1，CPHA=1，

CPOL=1表示时钟信号在没有数据传输时即空闲时的状态为高电平。如果CPHA=1，那么数据就在时钟信号的第二个边沿即上升沿的时候被采集。

CPOL= 0，CPHA=1， CPOL=0表示时钟信号在没有数据传输时即空闲时的状态为低电平。

如果CPHA=1，那么数据就在时钟信号的第二个边沿即下降沿的时候被采集。

CPHA=0时：在时钟信号的第一个边沿
CPOL=1，CPHA=0，

CPOL=1表示时钟信号在没有数据传输时即空闲时的状态为高电平。如果CPHA=1，那么数据就在时钟信号的第一个边沿即下降沿的时候被采集。

CPOL= 0，CPHA=0， CPOL=0表示时钟信号在没有数据传输时即空闲时的状态为低电平。

如果CPHA=1，那么数据就在时钟信号的第一个边沿即上升沿的时候被采集。

为什么要配置这两个参数

因为SPI外设的从机的时钟相位和极性都是有严格要求的。所以我们要根据选择的外设的时钟相位和极性来配置主机的相位和极性。必须要与从机匹配。

(八)数据帧的格式和状态标志
数据帧格式：根据CR1寄存器的LSBFIRST位的设置，数据可以MSB在前也可以LSB在前。

根据CR1寄存器的DEF位，每个数据帧可以是8位或16位。

(九)SPI中断
(十)SPI引脚配置 (3个SPI)
引脚的工作模式设置
引脚必须要按照这个表格配置。

二。SPI寄存器库函数配置

(一)常用寄存器
(二)SPI相关库函数
STM32的SPI接口可以配置为支持SPI协议或者支持I2S音频协议。默认是SPI模式，可以通过软件切换到I2S方式。

常用的函数：

1 void SPI_Init(SPI_TypeDef SPIx, SPI_InitTypeDef

SPI_InitStruct);//SPI的初始化

2 void SPI_Cmd(SPI_TypeDef SPIx, FunctionalState NewState); //SPI使能

3 void SPI_I2S_ITConfig(SPI_TypeDef SPIx, uint8_t SPI_I2S_IT,

FunctionalState NewState); //开启中断

4 void SPI_I2S_DMACmd(SPI_TypeDef SPIx, uint16_t SPI_I2S_DMAReq,

FunctionalState NewState);//通 过DMA传输数据

5 void SPI_I2S_SendData(SPI_TypeDef SPIx, uint16_t Data); //发送数据

6 uint16_t SPI_I2S_ReceiveData(SPI_TypeDef SPIx); //接收数据

7 void SPI_DataSizeConfig(SPI_TypeDef SPIx, uint16_t SPI_DataSize);

//设置数据是8位还是16位

8 其他几个状态函数

void SPI_Init(SPI_TypeDef SPIx, SPI_InitTypeDef

SPI_InitStruct);//SPI的初始化
结构体成员变量比较多，这里我们挑取几个重要的成员变量讲解一下：

第一个参数 SPI_Direction 是用来设置 SPI 的通信方式，可以选择为半双工，全双工，以及串行发和串行收方式，这里我们选择全双工模式

SPI_Direction_2Lines_FullDuplex。

第二个参数 SPI_Mode 用来设置 SPI 的主从模式，这里我们设置为主机模式 SPI_Mode_Master，当然有需要你也可以选择为从机模式

SPI_Mode_Slave。

第三个参数 SPI_DataSiz 为 8 位还是 16 位帧格式选择项，这里我们是 8 位传输，选择SPI_DataSize_8b。

第四个参数 SPI_CPOL 用来设置时钟极性，我们设置串行同步时钟的空闲状态为高电平所以我们选择 SPI_CPOL_High。

第五个参数 SPI_CPHA

用来设置时钟相位，也就是选择在串行同步时钟的第几个跳变沿(上升或下降)数据被采样，可以为第一个或者第二个条边沿采集，这里我们选择第二个跳变沿，所以选择

SPI_CPHA_2Edge

第六个参数 SPI_NSS 设置 NSS 信号由硬件(NSS 管脚)还是软件控制，这里我们通过软件控

制 NSS 关键，而不是硬件自动控制，所以选择 SPI_NSS_Soft。

第七个参数 SPI_BaudRatePrescaler 很关键，就是设置 SPI 波特率预分频值也就是决定 SPI 的时

钟的参数 ， 从不分频道 256 分频 8 个可选值，初始化的时候我们选择 256 分频值

SPI_BaudRatePrescaler_256, 传输速度为 36M/256=140625KHz。

第八个参数 SPI_FirstBit 设置数据传输顺序是 MSB 位在前还是 LSB 位在前， ，这里我们选择

SPI_FirstBit_MSB 高位在前。

第九个参数 SPI_CRCPolynomial 是用来设置 CRC 校验多项式，提高通信可靠性，大于 1 即可。

设置好上面 9 个参数，我们就可以初始化 SPI 外设了。

初始化的范例格式为：

SPI_InitTypeDef SPI_InitStructure;

SPI_InitStructureSPI_Direction = SPI_Direction_2Lines_FullDuplex;

//双线双向全双工

SPI_InitStructureSPI_Mode = SPI_Mode_Master; //主 SPI

SPI_InitStructureSPI_DataSize = SPI_DataSize_8b; // SPI 发送接收 8 位帧结构

SPI_InitStructureSPI_CPOL = SPI_CPOL_High;//串行同步时钟的空闲状态为高电平

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SPI_InitStructureSPI_CPHA = SPI_CPHA_2Edge;//第二个跳变沿数据被采样

SPI_InitStructureSPI_NSS = SPI_NSS_Soft; //NSS 信号由软件控制

SPI_InitStructureSPI_BaudRatePrescaler = SPI_BaudRatePrescaler_256; //预分频

256

SPI_InitStructureSPI_FirstBit = SPI_FirstBit_MSB; //数据传输从 MSB 位开始

SPI_InitStructureSPI_CRCPolynomial = 7; //CRC 值计算的多项式

SPI_Init(SPI2, &SPI_InitStructure); //根据指定的参数初始化外设 SPIx 寄存器

(三)程序配置步骤
三。W25Qxx配置讲解

(一)电路图
片选用的PB12

W25Q64 是华邦公司推出的大容量SPI FLASH 产品，W25Q64 的容量为 64Mb，该系列还有 W25Q80/16/32

等。ALIENTEK 所选择的 W25Q64 容量为 64Mb，也就是 8M 字节。(1M=1024K)

W25Q64 将 8M 的容量分为 128 个块(Block)，每个块大小为 64K 字节，每个块又分为 16个扇区(Sector)，每个扇区 4K

个字节。W25Q64 的最少擦除单位为一个扇区，也就是每次必须擦除 4K 个字节。这样我们需要给 W25Q64 开辟一个至少 4K 的缓存区，这样对 SRAM

要求比较高，要求芯片必须有 4K 以上 SRAM 才能很好的 *** 作。

W25Q64 的擦写周期多达 10W 次，具有 20 年的数据保存期限，支持电压为 27~36V，W25Q64 支持标准的

SPI，还支持双输出/四输出的 SPI，最大 SPI 时钟可以到 80Mhz(双输出时相当于 160Mhz，四输出时相当于 320M)，更多的 W25Q64

的介绍，请参考 W25Q64 的DATASHEET。

在往一个地址写数据之前，要先把这个扇区的数据全部读出来保存在缓存里，然后再把这个扇区擦除，然后在缓存中修改要写的数据，然后再把整个缓存中的数据再重新写入刚才擦除的扇区中。

便于学习和参考再给大家分享些spi 的资料

stm32之SPI通信

>我可以给你一个模拟的，但是原理差不多，就是要用个单片机吗，自己要多动脑筋，肯定可以做出来的
下面是具体的设计：
数字时钟的设计与制作
摘要：本系统是采用555构成的多协振荡器、74LS90芯片组合做成的数子时钟系统。其中用555构成的多协振荡器产生震荡频率，再用74LS 90芯片组合成分频电路对震荡频率进行分频，然后对选用74LS92和74LS90分别作为时计数器和分、秒计数器，再加一个校时电路。能让该数子时钟准确计时，以数字形式显示时、分、秒的时间，小时的计时为“24翻1”分，秒的计时为60进位 ，和时间校正功能。
关键字： 震荡器 分频 计数器 74LS90 校时
一、数字时钟的总体设计
1 数字时钟的原理方框图如图1所示：
图1数字时钟的原理方框图
该电路系统由秒信号发生器、“时”、“分”、“秒”计数器、译码器及显示器等组成。秒信号产生器是整个系统是时基信号，它直接决定计数系统的精度。将标准秒信号送入“秒计数器”，“秒计数器”采用六十进制计数器，每累积60秒发出一个分脉冲信号，该信号将作为“分计数器”的时钟脉冲，“分计数器”也采用60进制计数器，每累积60分钟，发出一个“时脉冲”信号，该信号将被送入“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的计数。译码显示电路将“时”、“分”、“秒”计数器的输出状态经7段译码显示器译码，通过7段显示器显示出来。
二、模块的设计与比较
1 振荡电路及分频电路
方案一：
（1）采用石英晶体振荡器
石英晶体振荡器的特点是振荡频率准确，电路结构简单，频率易高调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后的稳定，这种压电谐振的频率就是晶体振荡的固有频率。
图2 石音晶体振荡电路
图2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一
个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体X1的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。C1、C2均选择为30pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。
（2） 用CD4060计数作分频器
数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768HZ的信号分频为2HZ，其次CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。
方案二：
（1）采用555构成的多偕振荡电路
振荡器电路选用555构成的多偕振荡器，设振荡频率f=1000HZ，其中的电位器可以微调振荡器的输出频率。
图5 多偕振荡电路
（2）用74LS90作分频器
通常实现分频器的电路是计数器电路，一般采用多级10进制计数器来实现。分频器的功能有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。选用中规模集成电路74LS90可以完成以上功能。如图所示，将3片74LS90级联，每片为1/10分频，三片级联正好获得1HZ的标准秒脉冲。
图 6 分频电路
比较： 秒信号发生器是数字电子钟的核心部分，它的精度和稳度决定了数字钟的质量，但是我们做实验考虑到用石音晶体振荡电路时分频电路用的元件较多 且价格较贵，而用555构成的电路元件容易得，电路简单且易于实现，故选方案二
2 秒、分、时计数器设计
秒脉冲信号经过6级计数器，分别得到“秒”个位，十位、“分”个位、十位、“时”个位，十位的计时，秒分计数器为60进制，小时为24进制。
（1）60进制计数电路：秒计数器电路与分计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成，如图7、8所示，采用两片中规模集成电路7490串联接起来构成的秒、分计数器。
IC2是十进制计数器，作为十进制的进位信号，7490计数器是十进制异步计数器，用反馈归零方法实现十进制计数。IC1和非门组成六进制计数。7490是在一秒时钟或进位信号的下降沿翻转计数， IC1的QA和QC相与0101的下降沿作为“分”或者“时”计数器的输入信号。IC1的QB和QC高电平1分别送到计数器的清零RO1、RO2，7490内部的RO1 和RO2与非后清零而使计数器归零，完成六进制计数。由此可见串联实现了六进制计数。
图7 秒计数电路
图8 分计数电路
（2）24进制计数电路：小时计数电路是由和组成的24进制计数电路，采用两片中规模集成电路7490串联接起来构成。如图9所示:
当“时”个位IC4计数输入端CKA来到第10个触发信号时，IC4计数器复零，进位端QD向IC3“时”十位计数器输出进位信号，当第24个“时”脉冲到达时，IC4计数器的状态为0100，IC3计数器的状态为0100，此时“时”个位计数器的QC和“时”十位计数器的QB输出为1。把它们分别送到IC4和IC3计数器的清零端RO1 和RO2通过7490内部的RO1 和RO2与非后清零，计数器复位，完成24进制计数。
图9 时计数电路
3 校时电路
校时电路实现对时分的校准。在电路中设有正常计时和校时位置。分、时的校准开关分别通过触发器控制。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
图8所示为本实验所用的完整的校时电路图。
图10 校时电路
4 显示器
本系统用七段发光二极管来显示译码器输出的数字，显示器有两种：共阳极或共阴极显示器。74LS48译码器对应的是显示器是共阴显示器。
三、调试要点
我觉得假设在实际的实验箱上组装电子钟时，注意器件管脚的连接一定要准确。“悬空端“、“清0端”、“置1端”要正确处理，调试步骤和方法如下：。
（1）、将频率为1000HZ的信号送入分频器，并用示波器检查各级分频器的输出频率是否符合设计要求。
（3）、将1秒信号分别送入“时”、“分”、“秒”计数器，检查各级计数器的工作情况。
（4）、观察校时电路的功能是否满足校时要求。
（5）、当分频器和计数器调试正常后，观察电子钟是否准确正常地工作。
四、供参考的元器件
（1）、七段显示器（共阴极）6片 （2）、74LS90 9片 （3）、555多谐振荡器 1片 （4）、74LS00 8片 （5）、74LS04 4片
（6）、电阻、电容、导线等。
五、收获体会
该电路的设计让我对数字钟的设计有了一定的了解。我知道了如何设计出1HZ的信号，也对时分秒的设计有了一定的了解。并且在实际电路一般步骤为由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图。
参考文献：
1．谢自美，电子线路设计实验测试武汉：华中科技大学出版社，2007
2．康光华，电子技术基础（第五版）。北京：高等教育出版社，2006
3．蒋焕文，孙续。电子测量。北京：计量出版社，1998
4．P．F．格拉夫。电子电路百科全书。张殿等译。北京：科学出版社，1999
5．王兴亮主编现代音响和调音技术。西安电子科技大学出版，2006

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