量身订制的DSP元件设计策略

　　许多嵌入式处理器都宣称它们的功耗最低。但是事实上没有一颗元件能在所有的应用中保持最低功耗，因为低功耗的定义与应用环境习习相关，适合某种应用的晶片设计很可能会给另一种应用带来难题。可携式应用多半是根据电池寿命来定义低功耗，这类应用的功能相当广泛， *** 作模式也千变万化。电信系统元件若要满足应用电源需求，就必须在功率预算范围内处理所要求的通道数目，同时透过封装和电路板将功耗散逸，以确保元件保持在额定温度范围内;另外，这些基础设施应用也很重视最大负载条件下的功耗。因此，为了达到功耗要求，DSP供应商会针对目标应用选择最合适的元件制程、电路设计、电压和频率 *** 作点以及整体架构。

　　省电技术

　　DSP供应商有许多技术可以用来降低功耗，并且达成效能目标，包括：

　　●选择适当制程;

　　●电晶体设计技术;

　　●选择正确的 *** 作频率和电压;

　　●选择正确的架构，包括整合度、记忆体架构和运算处理单元;

　　●採用散热效率很高的封装，确保元件保持在特定 *** 作温度范围内。

　　功耗来源

　　无论应用为何，元件功耗都包含下面几种来源：

　　漏电功耗(leakage power)

　　元件的漏电功耗为固定值，不受处理器动作或 *** 作频率影响，但会随着制程、 *** 作电压和温度而改变。低精密度(low geometry)制程的漏电功耗多半会跟着电压和温度而呈指数增加。

　　时脉功耗(clocking power)

　　元件的时脉功耗与时脉频率成正比。高整合度元件的晶片面积多半用于记忆体或暂存器等同步组件，如果时脉架构设计不良，那么无论元件实际工作量多寡，其功耗都会保持不变。

　　 *** 作功耗(acTIve power)

　　与元件当时所执行的实际系统功能有关。

　　除了上述来源之外，元件功耗还会受到两大因素影响：

　　元件电流

　　元件电流越高，电池电力的消耗速度就越快，有时还会超出功率预算范围而导致供应电压下降，使元件脱离正常 *** 作区而造成错误。

　　元件/系统温度升高

　　元件若无法有效散热，其温度就可能超出额定范围而造成 *** 作错误。

　　下列最佳化技术会以不同方式解决前述各种功耗问题。

　　选择适当制程

　　为了使不同应用的效能和功耗达到最佳化，德州仪器(TI)能提供各种制程类型，例如TI的130奈米低漏电制程在1.5V *** 作时几乎没有漏电流，对于DSP多半处于闲置状态的可携式应用而言，这种低漏电制程就能帮助它们节省功耗。另一种高效能制程的漏电流较大，却能在1.2V下 *** 作，採用该制程的元件可以达到低漏电制程的两倍MHz效能。在较重视最大 *** 作功耗(fully-acTIve power)的基础设施应用里，这种高效能制程的竞争力还胜过低漏电制程，原因有两点：首先，低漏电运算处理单元的 *** 作频率只有高效能制程的一半，这表示其数量必须加倍才能提供同样效能，但这会导致元件成本提高。其次，由于功耗与电压平方成正比，故在其他条件相同的情形下，高效能制程的 *** 作功耗只有低漏电制程的(1.2V/1.5V)2或是64%。由于低 *** 作功耗对于基础设施应用的重要性通常会超过低漏电功耗，因此高效能制程就成为这类应用的最佳选择。

　　电晶体设计

　　同样制程的电晶体也可以有不同的开关临界电压(VT)，例如低VT电晶体的切换速度较快，高VT电晶体的漏电流则较小，晶片只需在会影响速度的部份使用低VT电晶体，其它电路则採用高VT电晶体以节省电力。设计人员的元件资料库应包含高VT和低VT电晶体所构成的基本逻辑闸(NAND、NOR和INVERT等)，他们有时还会使用中间临界电压(middle-VT)的电晶体。一般说来，除非为了满足重要的效能要求，否则应尽量使用高VT电晶体组成的逻辑闸。

　　元件 *** 作点：电压和频率

　　数种元件时脉供应方式可以节省功耗：

　　●多时脉域(multiple clock domain);

　　●动态频率调整(dynamic frequency scaling);

　　●时脉闸控(clock gating)。

　　除了时脉，调整电压也能降低功耗：

　　●静态电压调整;

　　●动态电压/频率调整;

　　●多电压域(multiple voltage domain)。