AD转换芯片ADC08D1000特性介绍

　　美国国家半导体公司的超高速ADC-ADC08D1000是一款高性能的模/数转换芯片。它具有双通道结构，每个通道的最大采样率可达到1.6 GHz，并能达到8位的分辨率;采用双通道“互插”模式时，采样速率可达2 GSPS;采用128脚LQFP封装，1.9 V单电源供电;具有自校准功能，可通过普通方式或扩展方式对其进行控制;可工作在SDR，DDR等多种模式下。下面对该芯片进行详细介绍。

　　1 ADC08D1000的结构和管脚说明

　　1.1 ADC08D1000的结构

　　ADC08D1000的结构，主通道由输入多路模拟开关、采样保持电路、8位ADC和1：2分离器/锁存器组成。它共有两路相同的通道。控制逻辑由普通方式或扩展方式进行配置，对整个芯片进行控制。

　　1.2 ADC08D1000的管脚说明

　　ADC08D500采用128脚LQFP封装，管脚图见图2。

　　其关键管脚说明如下：

　　(1)OUTV/SCLK：输出电压幅度/串行接口时钟。高电平时，DCLK和数据信号为普通差分幅度;接地时，差分幅度会降低，从而减少功耗。当扩展控制模式开启时，此脚为串行时钟脚。

　　(2)OUTEDGE/DDR/SDATA：DCLK时钟沿选择/DDR功能选择/串行数据输入。当此脚连接到1/2 VA或者悬空时，进入DDR模式。扩展控制模式时，这个脚作为SDATA输入。

　　(3)DCLK_RST：DCLK的复位。一个正脉冲可以复位和同步多片ADC中的DCLK输出。

　　(4)PD/PDQ：低功耗模式管脚。逻辑高电平加在此脚会使芯片进入休眠状态，当逻辑高电平加在PDQ上只会使Q通道ADC进入休眠状态。

　　(5)CAL：校准过程初始化引脚。

　　(6)FSR/ECE：全量程选择以及扩展控制模式选择，在非扩展控制模式，逻辑低电平会把全量程差分输入范围(峰峰值)设置为650 mV;逻辑高电平会把全量程差分输入范围(峰峰值)设置为870 mV。当此脚连接到1/2VA或者悬空时，进入扩展控制模式。

　　(7)CLK+/CLK-：ADC的LVDS时钟输入。这个差分时钟信号必须是交流耦合的。输入信号将在CLK+的下降沿被采样。

　　(8)VINI+/VINI-/VINQ+/VINQ-：ADC的模拟输入脚。

　　(9)CalRun：校准运行指示。高电平有效。

　　(10)DI/DQ/DId/DQd：I通道和Q通道的LVDS数据输出。

　　(11)OR+/OR-：输入溢出指示。

　　(12)DCLK+/DCLK-：差分时钟输出，用于将输出数据锁存。延迟和非延迟输出数据与此信号同步。当工作在SDR模式时，这个信号的速率为1/2输入时钟速率;当工作在DDR模式时，这个信号为1/4输入时钟速率。

　　2 ADC08D1000的功能描述

　　2.1 自校准

　　自校准在上电后运行，也可以由用户引发。在量程转换或温度有较大变化时需要运行自校准，建议在上电20 s后进行。在休眠模式时，不能进行自校准。

　　正常 *** 作下，上电或用户触发都能引发自校准。用户触发时，使CAL为至少10个周期的低电平加上至少10个周期高电平，自校准的运行时间大概为140 000个时钟周期，注意在上电时保持CAL为高可以阻止自校准的发生。自校准运行时，CALRUN为高。自校准时，CALDLY不能悬空。

　　2.2 采样

　　数据在CLK+的下降沿被采得，13个周期后在DI/DQ得到，14个周期后在DId/DQd得到，还要加上一个小的延时，只要CLK给出，就开始采样。

　　2.3 控制模式

　　一些基本的控制都能通过普通模式来设置，比如自校准、休眠模式和量程设置等。ADC08D500还提供扩展控制模式，借助串行接口来配置芯片内部的寄存器，扩展控制模式不能动态地选择。使用扩展模式时，引脚控制被忽略。控制模式通过14脚(ECE)来选择。

　　2.4 时钟

　　CLK必须为交流耦合的差分时钟。DCLK用来送给外部器件来锁存数据，可以选择采样方式(SDS/DES)和数据输出方式(SDR/DDR)。

　　(1)DES双边沿采样。双边沿采样时，用双通道对同一个输入信号采样，一个在上升沿采样，另一个在下降沿采样，因此相当于两倍的采样率。在这种模式下，输出的并行4 B数据，按时间先后顺序为DQd，DId，DQ，DI。普通控制模式时，只能对I路进行双边沿采样，扩展控制模式时，可以选择I路或Q路。

　　(2)输出边沿设置。在SDR模式下，通过设置OutEdge(Pin14)来选择输出数据在上升沿还是下降沿锁存，高电平为上升沿，低电平为下降沿。

　　(3)DDR。可以通过对4脚进行设置来选择输出方式，高电平为SDR上边沿锁存，低电平为SDR下边沿锁存，悬空为DDR。SDR时DCLK频率与数据输出率一致，DDR时DCLK频率为数据输出率的一半。