短波信道模拟器中数字下变频的设计

引言

　　短波通信信道具有时变和色散的特性，并且容易受到噪声干扰，所以模拟其传输特性，具有很高的实用价值。短波信道模拟器借助先进的仿真技术手段实现在实验室环境下进行通信试验，因其具有有效性、经济性、安全性和直观性等特点，在通信试验中可广泛使用。传统的短波信道模拟器大部分停留在话音带宽上，其主要不足是功耗过高、体积庞大、可控性不高及实时性不好。模数转换器( A/ D)器件和数字信号处理理论的飞速发展，为研制宽带短波信道模拟器奠定了坚实的基础，但由于现有的数字信号处理器( DSP) 处理速度有限，往往难以对高速率A/ D 采样得到的数字信号直接进行实时处理，为了解决这一矛盾，需要采用数字下变频( DDC) 技术。所以数字下变频技术在宽带短波信道模拟器的数字化和软件化过程中起到了重要的作用。FPGA 具有较高的处理速度和很强的稳定性，而且设计灵活、易于修改和维护，同时可以根据不同的系统要求，采用不同的结构来完成相应的功能，大大提高系统的适用性及可扩展性。因此，FPGA 逐渐成为实现DDC 的首选。

　　1 宽带短波信道模拟器设计

　　宽带短波信道模拟器的输入为短波调制信号( 3~ 30 MHz) ，首先经过高速A/ D 直接进行采样，将模拟的调制信号转换为数字信号，然后再通过数字下变频技术分离出I、Q 两路数字基带信号，以便于后续的数字信号处理。信号处理中通过显示控制设备对信道参数进行设置和输出。最后处理好的信号再经过D/ A 转换后，通过低通滤波器、放大器和程控衰减等设备输出最终所需的模拟信号。这样就大大降低了ADC 和DSP 器件性能的要求，减轻了数字信号处理的负担，便于实现并有效降低成本。宽带短波信道模拟器的体系结构如图1 所示。

 

图1 宽带短波信道模拟器的体系结构图

　　宽带短波信道模拟器通过数字下变频降低采样数据率，减轻后续信号处理的压力。数字下变频在模拟器中起到前端ADC 和后端DSP 器件之间的桥梁作用。在数字下变频部分中可以方便地对接收信号频段和滤波器特性等进行编程控制，极大地提高了宽带短波信道模拟器的性能和灵活性，对于系统的升级或是兼容，都非常方便。

　　2 基于FPGA 的数字下变频实现方案

　　宽带短波调制信号的输入频率为3~ 30 MHz,根据带通采样理论，在工程实现上，信号采样速率一般为模拟信号带宽的2. 5 倍左右，考虑到在器件满足要求的前提下可以尽量提高采样频率，选用了64 MHz 作为ADC 的采样频率。经过数字下变频的32 倍变频，最终输出到DSP 的信号带宽为2 MHz。

　　该文中的DDC 实现不采用Altera 公司所提供的IP核，这样可以降低成本，减少对国外技术依赖。

　　FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工艺低成本的FPGA，该系列器件的特点是低成本、低功耗和高性能。具有嵌入式乘法器，实现专门的乘法和乘加运算，还可实现有限脉冲响应( FIR) 滤波器; 最多有20 个全局时钟，支持动态时钟管理以降低用户模式时的功耗; 并且有4个锁相环( PLL) 。根据该设计的数据处理要求，估算处理所需的资源，以及引脚封装有利于制板的原则，选用EP3C40Q240C8N 型FPGA，并在开发工具Quartus II 上对信号发生器的设计、综合及仿真。

　　2. 1 数控振荡器设计

　　NCO 是决定DDC 性能的主要因素之一。NCO的目标是产生频率可变的正交正、余弦样本信号。

　　NCO 采用直接数字合成( DDS) 的方法实现，目前常见的技术有查表法和CORDIC 计算法，在软件无线电超高速的信号采样频率的情况下，NCO 实时的计算方法是很难实现的。此时，NCO 产生的正弦样本最有效和最简单的方法就是查表法，即事先根据各个NCO 正弦波相位计算好相位的正弦值，并按相位角度作为地址存储该相位的正弦值数据，其原理图如图2 所示。

 

图2 基于查表法的NCO 原理图

　　图2 中，32 位累加器由一个32 位的加法器和一个32 位寄存器组成，在时钟的作用下，加法器通过寄存器将输出数据送入到加法器的一个输入端,与32 位的频率控制字进行相加运算，得到一个有规律的相位累加结果。查找表实际上是一个存储了正弦信号抽样点幅度编码的只读存储器ROM，但ROM表的大小会随地址位数的增加成指数递增关系，因此，为了不减少查找表的地址位数而满足信号性能,必须采用优化方法来减小ROM 表的大小。根据正弦波的对称特性，只需存储四分之一周期的幅值，再通过相应的转换即可恢复出整个周期的幅值。同时，由于余弦波和正弦波相位差为??/ 2，可以很容易地实现余弦信号。

　　完成DDC 的NCO 模块设计后，将需要下变频的输入信号与NCO 产生的2 路正交本振信号进行相乘，完成数字混频正交变换，即完成频谱搬移。

　　2. 2 CIC 滤波器设计

　　CIC 积分梳状滤波器是实现高速抽取非常有效的单元。CIC 滤波器的单位冲激响应为：

 

 

 

从式( 2) 可以看出CIC 滤波器由2 部分组成，即积分器和梳状器级联组成，其实现非常简单，只有加减运算，没有乘法运算，FPGA 实现时可达到很高的处理速率。但是，单级CIC 滤波器的旁瓣电平只比主瓣低13. 46 dB，这就意味着阻带衰减很差，一般是难以满足实用要求的。为了降低旁瓣电平，可以采取多级CIC 滤波器级联的办法解决。

　　N 级CIC 滤波器级联的带内容差是单级CIC 滤波器带内容差的N 倍，这意味着多级CIC 滤波器级联增大阻带衰减的同时也增大了带内容差。所以,CIC 滤波器的级联数是有限的不宜超过5 级。

　　该设计中，CIC 滤波器需要完成16 倍的抽取,采用5 级级联来实现，输入和输出部分的位宽均为12 bit，在MATLAB 仿真的结果如图3 所示。

 

图3 CIC 滤波器幅度特性

　　经过CIC 滤波器后，信号采样速率经过16 倍抽取后变为4 MHz，从而实现了抽取功能，同时也降低了采样速率。